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复杂电路板的研发过程中，“裁剪”和“仿真”是两个经常被误解的动作。裁剪不是把原理图删掉几个器件，仿真也不是把整张复杂图纸拖进仿真软件后直接按运行。真正常见的问题是：一块电路板上同时存在电源模块、模拟信号调理链路、数字控制单元和功率驱动时，SPICE 类仿真器通常无法对整个系统做一次性瞬态仿真，即使能跑，收敛速度、模型完整度和结果可读性也会成为障碍。更现实的做法是先把复杂电路板按功能域裁剪成可独立验证的子电路，再用合适的仿真工具逐级跑通，最后在 PCB 设计阶段完成板框结构裁剪与制造前检查。

这篇文章面向电子工程师、电子相关专业学生，以及准备做课程设计或毕业设计的开发者。整篇文章会围绕“复杂电路板裁剪及仿真”这一主线，从逻辑裁剪、子电路仿真、PCB 板框裁剪、常见报错排查到工程实践清单展开，最终得到一套可以在 Multisim、立创 EDA、Cadence 等工具中复用的操作流程。

1. 复杂电路板仿真为什么先做“裁剪”而不是直接仿真

1.1 一张复杂电路板通常不是一个仿真模型

SPICE 类仿真工具的基本原理是把电路转换成节点电压和支路电流的非线性方程组，然后通过迭代求解。电路节点越多、非线性元件越多、反馈环路越多，收敛难度就越高。真实复杂电路板上最常见的构成是：

• 电源域：24V 转 5V、5V 转 3.3V、负压变换等。
• 模拟前级：传感器、运算放大器、滤波网络。
• 数字控制：MCU、ADC、电平转换电路。
• 功率输出：驱动 MOS、继电器、电机接口。

这些模块里，运算放大器、MOS、二极管和非线性磁性元件可以用 SPICE 模型描述。MCU 通常不能用纯模拟模型描述，整块板的固件逻辑、时钟频率和外设时序也几乎不可能放进同一个瞬态仿真里。如果直接把一张数百节点的原理图拖进仿真器，仿真器会先尝试求直流工作点，遇到数字模型缺失、端口悬空、上电顺序不明确等问题，通常会直接报“不收敛”或“模型未定义”。

所以，复杂电路板仿真首先要接受一个工程事实：仿真验证的是“特定边界条件下的电路行为”，不一定等于“整块电路板一起启动后的行为”。

1.2 仿真的本质是验证“边界清晰的行为链路”

裁剪的核心思路是：从完整电路中挑选出与当前仿真目标最相关的器件和网络，把不参与该行为的模块用理想电压源、电流源或等效阻抗替代。

例如，验证光电二极管跨阻放大器带宽时，目标对象是“传感器等效源 + 运放 + 反馈电阻”。此时 MCU 的 GPIO 输入电容可能影响高频响应，但 MCU 内部执行什么程序并不重要。MCU 可以用一个小电容和直流偏置网络替代；供电模块可以用理想电压源替代，并把去耦电容保留下来。

反过来，验证电源上电时序时，模拟前级不是主角。运放、传感器可以由恒流源或等效电阻代替，重点保留开关电源、LDO、负载电容和使能控制网络。

每次裁剪都会得到一个边界清晰的子电路。这个子电路要能回答以下四个问题：

• 输入是什么：由理想源还是前级等效源提供。
• 输出是什么：哪个节点作为观测点，负载阻抗是多少。
• 供电源是什么：理想电压源、独立电流源还是暂态电源波形。
• 地参考是什么：所有电压信号的参考地必须唯一。

这四个问题一旦模糊，仿真器虽然可能出波形，但波形未必能对应到真实电路上。

1.3 板级功能域的裁剪对照

下面这张表适用于大多数数模混合复杂电路板。做复杂板仿真前，可以先按表把整板划分成独立仿真任务。

划分完成后，每个域内部仍然可能存在多级电路，例如模拟信号链里可能同时包含跨阻放大器、二阶有源滤波器和电压比较器。此时还要继续向下裁剪，把单级电路先验证清楚，再逐级级联。

2. 原理图裁剪：把复杂原理图拆成可仿真的子电路

2.1 裁剪前先定义仿真边界

不要打开 EDA 软件就开始选电路。第一步应先用一句话写清楚仿真任务，例如：

“验证光电二极管跨阻放大器在 1μA 到 10μA 光电流输入下，输出能否达到 0 到 3.3V，并且 -3dB 带宽不低于 50kHz。”

这句话定义了输入范围、输出范围和频率目标。根据这个目标确定边界：

• 输入边界：光电二极管等效成电流源 Iph，并联结电容 Cj 和暗电阻 Rsh。
• 输出边界：跨阻放大器的输出端接 ADC 输入等效电容，可以用 10kΩ 电阻并联 15pF 电容模拟。
• 电源边界：运放需要正负电源，用理想 +5V 和 -5V 电压源提供，并保留每颗电源引脚旁的 100nF 去耦电容。
• 地参考：所有源、运放和负载共地。

写清楚边界后，再从完整原理图中选择需要保留的器件。此时不要保留 MCU 原理图页面里的排针、按键、LED 等与本次波形验证无关的器件。

2.2 用“子电路”而不是复制粘贴实现裁剪

在 Multisim、Cadence Capture 或立创 EDA 中，都可以通过创建子电路的方式完成裁剪。以 Multisim 为例，常见操作是：在总原理图页面中框选目标器件，然后在菜单中找到子电路相关选项，例如“Place - Replace by Subcircuit”，软件会把这些器件打包成一个子电路符号，同时自动生成子电路内部图纸。

使用子电路的好处是：

• 顶层原理图不膨胀，可读性好。
• 子电路可以命名，便于在仿真报告里引用。
• 同一个模块如果出现多次，可以直接复用子电路符号。
• 被裁剪掉的外围连接会以引脚形式保留下来，防止遗漏供电或地连接。

如果 EDA 工具不支持真正的子电路层级，也可以采用“拆分到新图纸”的方式：先复制目标模块，粘贴到新原理图，再手动补上电压源、电流源和地符号。这种方式的缺点是，后续如果原原理图修改了反馈电阻或运放型号，仿真图纸需要同步修改，容易漏掉。

建议在工程目录里单独创建一个Simulation文件夹，把每个裁剪出的仿真原理图独立保存。文件名可以按功能命名，例如sim_cross_impedance_1M、sim_power_ldo_loadstep。这样仿真报告、波形截图和原理图能一一对应。

2.3 光电二极管检测前级的典型裁剪结果

下面用一块“光电二极管检测电路板”中的模拟前端为例。完整电路板可能包含 MCU、串口芯片、指示灯、按键，但仿真目标只关注传感器到 ADC 之间的信号链。经过裁剪后，子电路只保留如下器件。

在这个裁剪结果里，最重要的两个参数是 Rf 和 Cf。输出电压与输入电流的关系是：

Vout = -Iph × Rf

当 Iph 达到 10μA、Rf 为 1MΩ 时，理论输出电压为 -10V。如果运放供电只有单电源 5V，输出会饱和。因此裁剪时必须检查输出摆幅约束。若 ADC 输入范围是 0 到 3.3V，可以改成 Rf = 270kΩ，或者把运放正输入端偏置到 1.65V，使用单电源伪差分结构，使输出以 1.65V 为中心摆动。

Cf 与 Rf 共同决定跨阻放大器的 -3dB 带宽：

f_-3dB = 1 / (2π × Rf × Cf)

以 Rf = 1MΩ、Cf = 3.3pF 为例，带宽约为 48kHz。实际带宽还会受运放增益带宽积、光电二极管结电容和运算放大器输入端寄生电容影响。裁剪时如果只保留 Rf 而把 Cf 删掉，仿真波形往往会出现高频振荡或相位裕度不足的问题。Cf 属于决定稳定性的关键器件，不能随意裁剪。

2.4 哪些器件在裁剪时不能丢掉

裁剪不是越简单越好。下面这些器件在裁剪时丢失，会导致仿真结果与真实电路严重不一致。

第一类是反馈网络里的所有电阻、电容。跨阻放大器中的反馈电容、反相放大器里的反馈电阻、稳压器反馈网络中的分压电阻，它们不是“次要器件”，而是决定闭环行为和稳定性的核心元件。

第二类是半导体器件引脚附近的保护器件。TVS 管、限流电阻、二极管钳位电路会改变大信号输入下的输出特性。若只做小信号 AC 仿真，保护二极管对结果影响不大，但做瞬态浪涌仿真时不能去掉。

第三类是电源引脚上的高频去耦电容。在电源纹波仿真中，这些电容直接影响纹波幅度，必须保留。但在纯小信号 AC 分析中，如果信号没有耦合到电源网络上，去耦电容影响较小，可以适当裁剪。

第四类是信号源内阻和传感器寄生参数。用理想电流源驱动电路时，用户很容易忽略真实传感器的输出阻抗和寄生电容。光电二极管的结电容、麦克风的源阻抗、热电偶的串联电阻都会与后级输入电阻构成分压或极点，裁剪时应当保留这些寄生值。

2.5 电源和负载用等效模型代替

复杂电路板中，模拟前级的供电来自 LDO，LDO 输入又来自开关电源。仿真模拟前级时，不需要把整个开关电源电路放入仿真图，可以给运放直接加理想电压源。但要注意理想电压源与现实 LDO 的区别：

• 理想电压源没有输出阻抗，也没有电源抑制比问题。
• 理想电压源不会掉电，也没有启动时序。
• 真实 LDO 在负载阶跃时输出电压会有短暂跌落。

因此，模拟信号链仿真只验证信号处理功能；电源抑制比相关的问题需要在电源模块仿真里单独验证。若最终要验证电源噪声对模拟输出的影响，可以在理想电压源上串联一个小电阻，或者使用真实 LDO 模型并进行“电源 + 信号链”的联合仿真。

后级数字 MCU 则可以用静态电流源加等效输入电容替代。MCU 和 ADC 的功耗不是恒定值，但做毫秒级瞬态仿真时，用几百欧姆到几千欧姆的电阻并联电容，通常已经能反映负载特性对前级的影响。

3. 裁剪后跑通仿真：以 Multisim 为例

3.1 最小可仿真子电路搭建顺序

以 2.3 节中的光电二极管跨阻放大器为例，在 Multisim 中新建仿真原理图后，推荐按以下顺序搭建：

1. 先放置光电流源 I1，方向设置为从运放反相输入端流出，以匹配二极管反向偏置电流方向。如果使用直流电流源并设置直流值为 1μA，后续可以用瞬态源替换成脉冲源。
2. 给电流源并联一个 50pF 电容 Cj，模拟光电二极管结电容。
3. 并联 10MΩ 电阻 Rsh，模拟暗电阻。
4. 放置运算放大器，例如从库中选择带 SPICE 模型的运放。注意不要选择只有原理图符号但没有仿真模型的元件。
5. 连接反馈电阻 Rf = 1MΩ 和反馈电容 Cf = 3.3pF，从运放输出端接到反相输入端。
6. 给运放正电源引脚接 +5V 电压源，负电源引脚接 -5V，并在两个电源引脚到地之间各接 100nF 去耦电容。
7. 在输出端接 10kΩ 负载电阻和 15pF 负载电容。

完成接线后，先运行直流工作点分析。如果直流工作点没有通过，后续 AC 和瞬态分析都可能失败。检查工作点结果时，通常要确认运放输出不等于电源轨电压，说明负反馈闭环建立起来了。

3.2 光电二极管的仿真模型处理

很多 Multisim 初学者找不到现成的“光电二极管”元件。实际上，Multisim 库里的受控电流源、独立电流源和一些光电二极管库都可以使用，但更通用的做法是把光电二极管等效成一个“直流/脉冲电流源”并联寄生参数。

原因很简单：在电路仿真层面，光电二极管的光照响应本质是光生电流，它可以近似看成一个受光照控制的电流源。不同型号光电二极管的差异，主要体现在结电容、暗电流和响应速度上。结电容影响带宽，暗电流影响最低可检测电流。仿真中把这些值设置正确，比非要找到一个带精确光学模型的光电二极管更有意义。

常用的等效模型结构：

• Iph 电流源：代表光电流，从阳极到阴极方向。
• Cj 电容：并联在 Iph 两端，值根据器件数据手册读取。
• Rsh 电阻：并联在 Iph 两端，模拟暗电阻，值通常几十兆欧。

以下参数表示一个结电容偏大的 PIN 光电二极管，适合用来说明带宽限制：

如果仿真关注的是脉冲光响应，可以把电流源设置为脉冲源，参数示例为：

• 初始电流 I1 = 0
• 脉冲电流 I2 = 10μA
• 上升时间 1ns
• 下降时间 1ns
• 脉宽 50μs
• 周期 200μs

这种设置可以观察 10μA 光电流突然出现时，运放输出从低电平跳变到高电平的过程。

3.3 AC 分析：看跨阻增益和带宽

AC 分析用于观察放大器在不同频率下的响应。推荐设置如下：

这里把输入交流幅度设为 1A 是为了方便读数。此时输出电压的数值就等于跨阻增益的欧姆数。若在 AC 分析图中把纵轴设置为 dB，则 1MΩ 对应的跨阻增益是 120dB。

1MΩ 转换成 dB 的计算如下：

20 × log10(1000000) = 120

如果子电路参数正确，AC 曲线在低频段应该保持平坦，大约在 48kHz 附近出现 -3dB 下降点。曲线在转折频率处不应该有明显的尖峰。如果出现明显尖峰，说明 Cf 可能太小或运放增益带宽积不够，需要调整 Cf 或换更高带宽运放。

注意：AC 分析中的“输入源为 1A”只是频域计算技巧，不代表电路实际工作电流。瞬态分析时，电流源要恢复为真实光电流值，例如 1μA 到 10μA，否则输出会超出电源轨。

3.4 Transient 分析：验证输出摆幅与建立时间

瞬态分析的目的是观察真实时域波形，确认输出没有饱和、没有持续振荡。

以 10μA 光电流脉冲为例，估算输出变化量：

ΔVout = 10μA × 1MΩ = 10V

当运放供电为 ±5V 时，理想输出范围只有约 -4.8V 到 +4.8V，输出会饱和，波形顶部被削平。这说明“只要跨阻放大器接上电阻就能用”的想法是错的。裁剪仿真把一个严重问题提前暴露出来：必须降低 Rf 或调整偏置。

将 Rf 改为 200kΩ 后：

ΔVout = 10μA × 200kΩ = 2V

这样在 ±5V 供电下就有足够余量。再设置 Transient Analysis：

• 起始时间 0
• 结束时间 1ms
• 最大步长 0.1μs

仿真后观察输出波形。若光电流从 0 跳到 10μA，输出应该经过一段约十几微秒到几十微秒的建立期后稳定在预期电压。建立过程中如果有明显过冲和振铃，则需要增加 Cf，或者检查运放型号是否合适。

3.5 波形显示范围的裁剪与光标测量

瞬态仿真刚运行时，输出波形前 100μs 可能包含电源上电暂态，或者包含初始条件建立过程。实际分析时可以在仿真软件中裁剪显示区间，将 X 轴起始点改为 100μs 或 200μs。这属于“波形观察范围裁剪”，排查时段可以采用这种方式。但要注意，裁剪显示区间只是隐藏了前段波形，并没有改变仿真计算过程。如果前段存在严重振荡，不能因为裁剪了显示区间就认为电路稳定。

使用光标测量两个关键量：

• 输出电压上跳后的稳态平均值，应该与 Iph × Rf 估算值一致。
• 从上升沿开始到输出达到最终值 90% 的时间，即建立时间。

对于 0 到 3.3V ADC 采集系统，建议建立时间小于 ADC 采样周期的四分之一。若建立时间过长，需要继续减小 Rf、增大 Cf 或选择更低输入偏置电流的运放。

4. PCB 板框裁剪：从功能裁剪进入物理裁剪

4.1 分清“功能裁剪”和“板框裁剪”

功能裁剪发生在原理图和仿真阶段，目的是把一个复杂系统的电行为拆成可验证的子问题。板框裁剪发生在 PCB 设计阶段，目的是把电路基板裁成满足外壳装配的外形、避开机械结构干涉、或者分割成便于批量生产的拼板。

两者容易混淆，但解决的是不同问题。一个原理图正确的电路，如果 PCB 板框尺寸不符合外壳、安装孔和接口位置不对，仍然会导到产品无法装配。复杂电路板在设计后期，经常要从方形板框裁剪成 L 形、圆弧边或者带槽孔的异形板框。

4.2 在 EDA 中定义板框裁剪边界

Altium Designer、立创 EDA 专业版等工具都提供了板框定义功能。常见操作逻辑是：先在板框层绘制一条闭合的外形线，然后让软件根据这条闭合线裁剪出 PCB 外形。

以 Altium Designer 为例，典型流程如下：

1. 在 Mechanical Layer 1 或 Keep-Out Layer 上绘制板框轮廓。
2. 使用 Design - Board Shape - Define from selected objects，从已选中的闭合图形生成板框。
3. 也可以先设置原点，然后精确输入坐标点围出外形。

立创 EDA 中，板框通常画在 Board Outline 层，完成闭合图形后使用“工具 - 板框设置”或从选中图形生成板框。不同版本菜单位置有差异，但原理一致：必须先有一个闭合轮廓。

给一个 L 形板框的坐标示例，单位毫米，适合与外壳中的台阶结构配合：

这个坐标定义了一块底部区域宽 100mm、右上区域缩进到 60mm 的外形。在 EDA 中把这些点按顺序连接成闭合图形，再执行从选中对象生成板框，即可完成裁剪。

导入结构工程师提供的 DXF 外形文件是更稳妥的方式。DXF 文件本身已经包含了准确的圆弧、圆孔和异形边界，可以避免手工输入坐标时出现小数点误差。导入后要检查比例单位，确认是 mm 还是 mil，否则板框尺寸会出现 25.4 倍误差。

4.3 异形板框、安装孔与拼板 V-Cut 处理

板框裁剪不只是“画一条线”。还需要考虑生产加工方式。

V-Cut 也叫 V 割，适合拼板边缘为直线的情况。PCB 厂用刀具在板子上下两面切出 V 形槽，装配后可以手动掰开。V-Cut 线必须是一条直线，且不能走直角转弯，也不能经过金属化孔、贴片焊盘或走线密集区域。

异形板框或精度要求更高的板子，更多使用邮票孔。邮票孔是在两块板之间连接一小段带孔的窄板，装配后用工具掰断。它适合圆形或不规则外形板框。

安装孔也需要在板框裁剪阶段确定位置。金属安装孔如果周围走线太近，可能出现电气安全距离不足问题。在 DRC 检查中，应设置“铜到板边距离”“铜到孔边距离”等规则。普通信号板可以设置铜到板边不小于 0.3mm，但实际值要以 PCB 厂制程能力为准。

设计异形槽孔时，可以使用板框层开槽轮廓。槽孔在钻孔层会生成一条长条形孔洞，但有些 EDA 软件需要在机械层用封闭图形表达，并在制造说明里标注“铣槽”。裁剪板框完成后，应该生成 Gerber 文件并在 CAM 查看器里检查外形层和钻孔层的叠加关系，确认没有孔骑在板框线上。

4.4 裁剪后的可制造性检查

复杂电路板完成板框裁剪后，至少要做以下检查：

所有检查完成后，输出生产文件前一定要用免费 Gerber 查看器或原厂 CAM 工具预览一遍。尤其要注意板框层是否被误删，有些工程在裁剪板框时把 Keep-Out Layer 当成外形层使用，导致实际板框成了禁止布线层，最终生产板尺寸完全错误。

5. 仿真与裁剪中的常见报错排查

5.1 原理图仿真提示“器件未定义”

在 Cadence Capture 或 PSpice 中运行仿真时，控制台输出常见提示是模型未定义、器件没有 PSpice 模型或库文件找不到。这个问题经常出现在“使用原理图符号直接仿真”的场景。

处理顺序如下：

1. 查看报错器件名称，确认它是电源符号、连接器、还是运放实际型号。
2. 如果是无源器件，检查是否填写了 Value，例如 10kΩ、100nF。
3. 如果是半导体器件，检查是否设置了仿真模型文件路径，运放和二极管通常需要调用库里的 PSpice 模型。
4. 在 Cadence 中可以通过 Place - PSpice Component 搜索带仿真模型的器件，替换当前没有模型的符号。
5. 自建器件需要补充 .MODEL 或 .SUBCKT 文本，并把模型文件加入仿真配置的 Include 路径。

在 Multisim 中，现象更直接：元件选中后右击会看到是否有 Simulation Model，或者仿真时出现“Component has no simulation model”。解决方案是换用仿真库里同型号或同行为级别的器件。裁剪出的子电路如果是为了功能验证，不必追求封装与实际完全一致，先跑通拓扑更重要。

5.2 瞬态仿真不收敛

SPICE 仿真不收敛是最常见的问题之一。典型报错信息包括：

• “Timestep too small”
• “No convergence in operating point”
• “Singular matrix”

排查逻辑不是直接调大仿真步长，而是先分阶段定位。先运行直流工作点分析；如果不收敛，检查是否存在以下情况：

裁剪子电路不收敛时，可以继续做“二级裁剪”：把反馈环路断开，把运放改成开环模式看直流工作点，逐段确定问题。涉及开关电源时，可以把输入电压源上升时间设置为 1ms 到 5ms，让电路缓慢启动，可以明显提高收敛成功率。

5.3 仿真速度过慢

仿真速度慢，很多情况下不是工具性能问题，而是仿真任务范围过大、步长过小或模型过于复杂。

Multisim、PSpice、LTspice 等工具中都可以设置瞬态分析的结束时间和最大步长。如果仿真目标是观察 1ms 内的脉冲响应，不需要把结束时间设成 1s。如果信号频率最高只有 100kHz，最大步长设置为 0.1μs 通常足够，不必要的 0.001μs 步长会让仿真器计算量骤增。

另一个影响仿真速度的因素是寄生参数太少反而导致数值刚性。少数情况下，高频振荡只存在于仿真模型里，并不存在于真实电路。此时需要检查运放模型是否过理想、负载模型是否缺少必要电容。

对裁剪后的子电路，还可以使用 AC 分析代替宽范围瞬态分析。AC 分析不需要逐步迭代大量时间点，速度会快几个数量级。仿真项目里要区分“看频率响应”和“看时域建立过程”两个任务，不要用瞬态分析做所有验证。

5.4 数字仿真波形显示红线或高阻

复杂电路板中，如果裁剪出数字控制部分用于 Verilog/VHDL 仿真，例如在 Vivado 或 ModelSim 里观察 FPGA 逻辑波形，波形显示红色或 Z 状态通常表示节点没有被驱动。

常见原因包括：

• 信号源没有连接。
• 三态缓冲器输出未被使能。
• 寄存器没有复位，初值未知