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简介：本资源是一套完整的基于FPGA的地铁售票模拟系统课程设计实现，面向计算机、软件工程、电子信息、自动化等专业的本科生及初学者，解决数字系统设计中状态机建模、人机交互逻辑与硬件协同验证等核心实践问题。压缩包共18个文件，涵盖Verilog源码（.v）、Vivado工程配置（.xpr/.xdc/.lpr）、仿真测试脚本（.py）、需求与设计文档（.pdf/.md）、票价配置表（.xlsx）及开源协议（LICENSE），总大小994KB，结构清晰、模块划分明确，便于理解顶层架构与各子模块（如票务处理、金额计算、LED显示控制）的协同机制。已有139人学习下载，项目已通过导师评审并获95分高分，所有代码经Windows/macOS/Linux多平台实测运行稳定，既可直接用于课程设计交付，也支持二次开发拓展功能，如接入真实按键/数码管或升级为多线路售票逻辑。

1. 项目缘起：从课程设计到FPGA实战的跨越

又到了一年一度的课程设计季，看着学弟学妹们为选题焦头烂额，我不禁想起了自己当年那个“基于FPGA的地铁售票模拟系统”。这绝对是一个能让你从“纸上谈兵”的理论派，蜕变为“真刀真枪”的硬件工程师的绝佳跳板。它不像一个简单的流水灯或者数码管显示那么基础，也不至于复杂到像图像处理或高速通信那样让人望而生畏。它恰好卡在了一个黄金分割点上：既有明确的工程目标（模拟售票逻辑），又涵盖了FPGA开发中几乎所有核心环节——从顶层架构设计、状态机控制、数据运算处理，到人机交互（按键、显示）和外设驱动。

这个项目的核心价值，远不止是交一份作业。通过它，你能亲手将抽象的Verilog代码，变成一块实实在在的、能响应你按键、计算票价、驱动屏幕的硬件系统。你会深刻理解同步电路设计、时序约束、有限状态机（FSM）这些书本概念的实际意义。更重要的是，你会遇到并解决那些在仿真里永远碰不到的“坑”，比如按键消抖的实际参数、数码管动态扫描的时序余量、以及如何将复杂的业务逻辑（票价计算规则）清晰、健壮地用硬件描述语言实现。网上流传的“源码+资料”压缩包是一个很好的起点，但其中往往隐藏着许多未言明的设计抉择和潜在的缺陷。今天，我就以一名老鸟的视角，带你拆解这个系统的每一个模块，分享那些资料里不会写的调试心得和避坑指南，目标是让你不仅能“跑通”代码，更能“吃透”设计。

2. 系统顶层架构与核心模块拆解

拿到一个“地铁售票模拟系统”的需求，我们首先要做的是进行硬件抽象和模块划分。一个健壮、可扩展的架构是成功的一半。我们不能一上来就埋头写Verilog，而是要先画一张系统框图。

2.1 需求分析与硬件平台映射

我们的模拟系统需要实现以下核心功能：

1. 线路与票价设置：支持预设若干条地铁线路、站点及计费规则（如按里程分段计价）。
2. 人机交互：通过按键选择起点站、终点站，确认购票。
3. 票价计算：根据选择的车站和计价规则，实时计算票价。
4. 信息显示：在七段数码管或LCD屏上显示当前状态、所选站点、票价等信息。
5. 模拟出票：通过LED灯或特定的显示模式模拟“出票”动作。

对于硬件平台，结合热词中提到的Nexys4 DDR，这是一个非常合适的选择。它拥有丰富的资源：Xilinx Artix-7 FPGA、足够多的开关和LED、多个七段数码管、以及PMOD扩展口可用于连接更复杂的显示器。我们的设计将充分利用板载资源。

2.2 自顶向下的模块划分

基于上述需求，我们可以将系统划分为以下几个核心模块，下图清晰地展示了数据流与控制流：

[ 按键消抖与编码模块 ] -> [ 核心控制状态机 (FSM) ] | | v v [ 站点/票价ROM ] <- (查询) -- [ 票价计算单元 ] ^ | | v [ 数码管/LCD驱动模块 ] <- (显示数据) -- [ 输出显示缓冲与逻辑 ]

各模块职责详解：

1. 按键消抖与编码模块 (key_debounce_encoder)

   • 输入：来自板载机械按键的异步、抖动的原始信号。
   • 输出：稳定的、同步化的单周期脉冲信号，以及对应的按键编码（如KEY_START_SEL,KEY_UP,KEY_DOWN,KEY_CONFIRM）。
   • 为什么单独成模块：机械按键的抖动是数字系统中最常见的干扰源之一。将其处理逻辑封装成独立模块，使得顶层设计更清晰，也便于参数化调整消抖时间（例如，将消抖计数器位宽设为参数，方便在不同时钟频率下适配20ms的消抖需求）。

2. 核心控制有限状态机 (ticket_fsm)

   • 这是系统的大脑。它根据当前状态和按键输入，决定系统的下一个状态和行为。典型的状态可以包括：
     • IDLE：空闲状态，显示欢迎信息。
     • SELECT_LINE：选择地铁线路（如果系统支持多线路）。
     • SELECT_START：选择起点站。在此状态下，KEY_UP/KEY_DOWN用于切换站点，KEY_CONFIRM进入下一状态。
     • SELECT_END：选择终点站。
     • CALC_PRICE：触发票价计算。
     • DISPLAY_PRICE：显示票价，等待确认支付或取消。
     • ISSUE_TICKET：模拟出票（点亮特定LED，持续数秒）。
   • 设计要点：采用“三段式”状态机写法，将状态转移、状态输出和组合逻辑清晰分离，这是保证代码可读性和综合可靠性的黄金法则。

3. 票价计算单元 (fare_calculator)

   • 输入：起点站ID、终点站ID。
   • 输出：票价金额。
   • 实现策略：
     • 查表法（ROM）：对于固定的、非线性的计价规则（如北京地铁的阶梯票价），最直接高效的方式是使用ROM（Read-Only Memory）。我们可以预先计算好所有站点对之间的票价，将其存储在FPGA的Block RAM中。计算单元根据|start_id - end_id|（站间距离）作为地址，直接读出票价。这种方法速度快，资源占用取决于站点数量。
     • 实时计算法：对于规则简单的计价（如固定票价，或每N站加价X元），可以用算术逻辑单元实时计算。例如，fare = base_fare + (distance / step) * step_fare。在Verilog中需要小心处理除法，通常可以转换为移位和加法。
   • 我的选择与理由：对于课程设计，站点数通常在10-20个左右，查表法更直观，更能体现“硬件查找”的思想，且能避免综合出复杂的除法器。我们可以用Verilog的$readmemh系统任务，从一个文本文件中初始化ROM内容，这样修改票价表无需修改代码，只需更新文本文件。

4. 显示驱动模块 (display_driver)

   • 输入：需要显示的数字、字符编码（来自状态机和票价计算单元）。
   • 输出：驱动七段数码管的段选（segment）和位选（digit）信号，或驱动LCD屏的并行数据/指令。
   • 关键技术：
     • 动态扫描：对于多位数码管，必须采用动态扫描以节省IO口。原理是快速轮流点亮每一个数码管，利用人眼视觉暂留形成“同时点亮”的效果。扫描频率通常为1kHz左右（周期1ms）。关键避坑点：扫描时钟必须由系统主时钟分频得到，且分频后的时钟要作为显示逻辑的驱动时钟，确保扫描时序稳定。我曾见过有同学直接用组合逻辑生成扫描使能，导致显示闪烁严重。
     • BCD码转换：计算出的票价是二进制数，需要转换为BCD码才能驱动数码管显示十进制数字。这里可以实现一个经典的“加3移位”算法（Double Dabble）模块。

5. 数据存储模块（站点/票价ROM）

   • 使用Verilog中的reg数组或调用IP核（如Xilinx的Distributed Memory Generator或Block Memory Generator）实现。
   • 存储内容至少包括：站点名称编码（用于显示）、站点间的距离或直接存储票价表。

3. 关键模块的Verilog实现与深度调试

有了架构，我们来深入两个最容易出问题的核心模块，看看代码怎么写，以及如何调试。

3.1 稳健的按键消抖模块：不止是计数器

很多源码包里给的消抖模块就是一个简单的计数器，计满一段时间后输出高电平。这在实际中是不够的。

module key_debounce #( parameter CLK_FREQ = 100_000_000, // 100 MHz 系统时钟 parameter DEBOUNCE_MS = 20 // 消抖时间 20ms )( input wire clk, input wire rst_n, input wire key_i, // 原始按键输入，低电平有效 output reg key_pulse_o // 消抖后输出的单周期脉冲 ); // 计算计数值 localparam CNT_MAX = (CLK_FREQ / 1000) * DEBOUNCE_MS; reg [19:0] cnt; // 计数器位宽根据CNT_MAX调整 reg key_r0, key_r1; // 同步寄存器 wire key_negedge; // 下降沿检测 // 同步化输入，防止亚稳态 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin key_r0 <= 1'b1; // 默认按键未按下（高电平） key_r1 <= 1'b1; end else begin key_r0 <= key_i; key_r1 <= key_r0; end end // 检测下降沿（按键按下） assign key_negedge = key_r1 & (~key_r0); // key_r1为1（之前未按下），key_r0为0（当前按下） // 消抖计数器逻辑 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 0; key_pulse_o <= 0; end else begin key_pulse_o <= 0; // 默认输出0 if (key_negedge) begin // 检测到边沿，开始计数 cnt <= CNT_MAX; end else if (cnt > 0) begin cnt <= cnt - 1; if (cnt == 1) begin // 计数到1时，说明稳定按下状态已持续了DEBOUNCE_MS // 此时输出一个单周期的高电平脉冲 key_pulse_o <= 1'b1; end end end end endmodule

深度解析与避坑：

• 同步化 (key_r0, key_r1)：这是必须的步骤。按键信号对于FPGA的全局时钟是异步的，直接使用会导致亚稳态，系统行为不可预测。两级寄存器同步是标准做法。
• 边沿检测：我们只关心按键按下的那个瞬间（下降沿），而不是持续的电平。这样设计出来的key_pulse_o是一个单周期脉冲，非常便于状态机捕获事件，避免了在状态机中判断电平带来的麻烦。
• 计数器逻辑：在检测到边沿后启动计数器，而不是在电平为低时一直计数。这样做的优点是，只有当按键状态发生变化时才进行判断，功耗和逻辑更优。计数到1时输出脉冲，确保了稳定的消抖时间。
• 参数化：将系统时钟频率和消抖时间作为参数，使得模块可以在不同的项目中复用，这是工程化的好习惯。

3.2 有限状态机：三段式的艺术

状态机是控制核心，务必使用清晰的三段式写法。

module ticket_fsm ( input wire clk, input wire rst_n, // 来自按键模块的脉冲信号 input wire key_start_sel_pulse, input wire key_up_pulse, input wire key_down_pulse, input wire key_confirm_pulse, input wire key_cancel_pulse, // 输出到其他模块的控制信号 output reg [2:0] state_o, output reg [3:0] station_index_o, // 当前选择的站点索引 output reg calc_start_o, // 启动票价计算脉冲 output reg display_price_en_o, // 使能票价显示 output reg issue_ticket_o // 出票信号 ); // 状态定义 localparam S_IDLE = 3'd0; localparam S_SELECT_START = 3'd1; localparam S_SELECT_END = 3'd2; localparam S_CALC_PRICE = 3'd3; localparam S_DISPLAY_PRICE = 3'd4; localparam S_ISSUE_TICKET = 3'd5; reg [2:0] current_state, next_state; // 第一段：同步时序逻辑，描述状态转移 always @(posedge clk or negedge rst_n) begin if (!rst_n) current_state <= S_IDLE; else current_state <= next_state; end // 第二段：组合逻辑，描述状态转移条件 always @(*) begin next_state = current_state; // 默认保持状态 case (current_state) S_IDLE: begin if (key_start_sel_pulse) next_state = S_SELECT_START; end S_SELECT_START: begin if (key_confirm_pulse) next_state = S_SELECT_END; // key_up/down_pulse 用于改变station_index_o，但不触发状态跳转 end S_SELECT_END: begin if (key_confirm_pulse) next_state = S_CALC_PRICE; else if (key_cancel_pulse) next_state = S_SELECT_START; // 返回上一步 end S_CALC_PRICE: begin // 计算状态通常只持续一个周期，自动跳转 next_state = S_DISPLAY_PRICE; end S_DISPLAY_PRICE: begin if (key_confirm_pulse) next_state = S_ISSUE_TICKET; else if (key_cancel_pulse) next_state = S_IDLE; // 取消，返回首页 end S_ISSUE_TICKET: begin // 出票状态维持一段时间（例如用计数器计时2秒） // 这里简化处理，收到任何按键返回空闲 if (key_confirm_pulse || key_start_sel_pulse) next_state = S_IDLE; end default: next_state = S_IDLE; endcase end // 第三段：同步时序逻辑，描述每个状态的输出 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin station_index_o <= 0; calc_start_o <= 0; display_price_en_o <= 0; issue_ticket_o <= 0; state_o <= S_IDLE; end else begin // 默认输出 calc_start_o <= 0; issue_ticket_o <= 0; state_o <= current_state; case (current_state) S_SELECT_START: begin display_price_en_o <= 0; // 处理站点索引变化 if (key_up_pulse) station_index_o <= station_index_o + 1; if (key_down_pulse) station_index_o <= station_index_o - 1; end S_SELECT_END: begin // 类似S_SELECT_START，但索引可能独立存储 end S_CALC_PRICE: begin // 发出一个单周期脉冲，启动票价计算模块 calc_start_o <= 1'b1; end S_DISPLAY_PRICE: begin display_price_en_o <= 1'b1; end S_ISSUE_TICKET: begin issue_ticket_o <= 1'b1; // 持续拉高，驱动LED end default: begin display_price_en_o <= 0; station_index_o <= 0; end endcase end end endmodule

经验之谈：

• 输出寄存器化：第三段的状态输出使用寄存器输出（<=），而不是组合逻辑（=）。这能确保输出信号没有毛刺，时序更稳定，是高性能状态机的关键。
• 状态编码：对于简单的状态机，顺序二进制编码（如3‘d0, 3’d1...）即可。如果状态数较多（>10），可以考虑One-Hot编码（独热码），虽然占用更多触发器，但译码简单，在FPGA中有时性能更好。
• default分支：一定要写default分支，并将next_state设为某个安全状态（如S_IDLE），这是一个非常好的防御性编程习惯，能避免综合出锁存器（Latch）或上电后状态机卡死。

4. 系统集成、上板调试与深度排坑指南

当所有模块的代码都准备好后，真正的挑战才刚刚开始：集成与调试。下面是我根据多年踩坑经验总结的完整流程和问题排查树。

4.1 集成步骤与约束文件（XDC）配置

1. 创建顶层模块：实例化所有子模块，并按架构图连接它们。顶层模块主要做“连线”工作。
2. 编写XDC约束文件：这是连接你的逻辑设计和实际物理引脚的关键。对于Nexys4 DDR，你需要查找板卡手册，将你的clk、rst_n、key_i[*]、seg[*]、dig[*]、led[*]等信号分配到正确的引脚号。

   # 示例：Nexys4 DDR 主时钟约束 set_property PACKAGE_PIN E3 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports clk] # 示例：复位按键（板载CPU_RESET按钮，低电平有效） set_property PACKAGE_PIN C12 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] # 示例：四个方向按键和中心确认键 set_property PACKAGE_PIN M18 [get_ports {key_i[0]}] # BTNU set_property IOSTANDARD LVCMOS33 [get_ports {key_i[0]}] # ... 其他按键类似 # 示例：七段数码管位选 set_property PACKAGE_PIN J17 [get_ports {dig[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {dig[0]}] # ... 其他引脚

   避坑提示：务必仔细核对板卡原理图，一个错误的引脚分配会导致整个工程无法工作。建议将约束文件分门别类（时钟、复位、按键、显示等）并添加注释。

4.2 上板调试问题排查链路

当你生成比特流文件并下载到板卡后，如果系统不工作，请按照以下链路系统性地排查：

问题现象：上电后无任何反应（数码管不亮，按键无响应） | v 1. 检查电源和编程电缆是否连接牢固。 | v 2. 检查约束文件：时钟引脚是否正确？复位信号极性是否正确（Nexys4的CPU_RESET是低有效）？ |-> 使用Vivado的“I/O Ports”视图可视化检查引脚分配。 | v 3. 检查时钟是否引入：在顶层模块中，将系统时钟`clk`直接连接到一位LED上，下载程序看LED是否以肉眼可见的频率闪烁（需分频）。如果LED不闪，说明时钟信号未进入FPGA，回到步骤2。 | v 4. 检查复位逻辑：确保你的`rst_n`信号在约束文件中被正确分配，并且在代码中其释放（从0变1）的时机符合预期。可以在复位释放后立即点亮一个LED作为“上电完成”指示灯。

问题现象：按键操作无反应，但显示正常（或显示乱码） | v 1. 按键消抖模块问题： a) 使用Vivado的ILA（集成逻辑分析仪）抓取`key_i`（原始输入）、`key_r0/r1`（同步后）、`key_pulse_o`信号。按下按键，观察`key_pulse_o`是否产生了预期的单周期脉冲。 b) 检查消抖时间参数`DEBOUNCE_MS`和`CLK_FREQ`是否匹配。100MHz时钟下，20ms需要计数2,000,000次，你的计数器位宽是否足够（至少21位）？ c) 检查按键的物理连接和约束，确认按键按下时对应的FPGA引脚是低电平（多数板卡是按下为低）。 | v 2. 状态机未正确响应按键脉冲： a) 将`key_pulse_o`信号也连接到ILA，并与状态机的`current_state`一起观察。确认在特定状态下，按键脉冲到来时，`next_state`是否按预期变化。 b) 检查状态机第三段（输出逻辑）中，是否因为条件判断错误，没有将`key_pulse_o`信号连接到状态转移条件中。

问题现象：显示内容错误（如该显示票价时显示站点编号） | v 1. 数据通路问题： a) 从源头查起。在票价计算模块`fare_calculator`的输出端添加ILA探针，确认输入（站点ID）正确时，输出的票价数据是否正确。 b) 检查显示驱动模块`display_driver`的输入数据。在显示驱动模块前加入一个显示数据选择器（MUX），由状态机控制。确保在`S_DISPLAY_PRICE`状态下，MUX选择的是票价数据，而不是站点索引数据。 c) 检查BCD转换模块。输入一个已知的二进制数（如12， `8‘h0C`），看其输出的BCD码（`8’h12`）是否正确。 | v 2. 动态扫描时序问题： a) 数码管显示暗淡、闪烁或有重影，几乎可以断定是动态扫描时序问题。 b) 检查扫描时钟频率。太快（>1kHz）可能导致亮度不足，太慢（<100Hz）会导致明显的闪烁。用计数器从系统时钟分频产生一个约1ms的周期信号作为扫描使能。 c) **关键避坑**：位选（digit）信号的切换必须与段选（segment）数据的更新严格同步，且最好在扫描时钟的上升沿进行。一个常见的错误模式是：用组合逻辑根据当前扫描的位来生成段选数据，这可能导致数据毛刺和显示混乱。正确的做法是，在扫描时钟的驱动下，先更新位选信号，然后在下一个时钟沿（或同一时钟沿但通过寄存器）输出对应位的段选数据。 ```verilog // 正确的动态扫描核心逻辑示例 always @(posedge scan_clk or negedge rst_n) begin if (!rst_n) begin digit_index <= 0; digit_select <= 4‘b1110; // 假设共阴数码管，低电平选中 segment_data <= 8‘hFF; // 全灭 end else begin // 1. 先切换到下一位 digit_index <= digit_index + 1; digit_select <= {digit_select[2:0], digit_select[3]}; // 循环左移 // 2. 根据新的digit_index，从显示缓冲区取出数据，经BCD-7段译码后赋值给segment_data // 注意：这里的查找表操作是组合逻辑，但赋值给segment_data是时序逻辑 segment_data <= seg_lut(display_buffer[digit_index]); end end

4.3 进阶优化与功能扩展

当基础功能跑通后，你可以考虑以下扩展，这会让你的课程设计脱颖而出：

1. 加入LCD显示：使用Nexys4的PMOD口连接一个16x2字符LCD。你需要编写一个LCD控制器模块，实现初始化、发送命令/数据的功能。这能显示更丰富的信息，如“Welcome to Subway”、“From: A To: B Price: 5”。
2. 实现找零逻辑：模拟投入硬币（用拨码开关模拟币值），计算并显示需找零金额。这会涉及到更多的算术运算和状态（如WAIT_FOR_COIN,CALC_CHANGE）。
3. 使用Block Memory IP核存储票价表：在Vivado中调用Block Memory Generator，配置为ROM，并加载包含票价表的COE文件。这比用Verilog数组更专业，也便于管理大型数据。
4. 添加声音提示：利用板载的音频编解码器或简单的PWM驱动蜂鸣器，在出票、错误操作时发出提示音。

5. 从仿真到上板的完整设计验证流程

一个可靠的设计离不开完善的验证。不要直接上板，仿真能帮你解决80%的逻辑错误。

5.1 编写高效的测试平台（Testbench）

为顶层模块或关键子模块（如ticket_fsm,fare_calculator）编写Testbench。

`timescale 1ns / 1ps module tb_ticket_fsm(); reg clk; reg rst_n; reg key_start, key_up, key_down, key_confirm, key_cancel; wire [2:0] state; // ... 其他信号 // 实例化被测模块 ticket_fsm uut (.*); // 使用 .* 连接同名信号，简洁 // 生成时钟 always #5 clk = ~clk; // 100MHz周期为10ns，半周期5ns initial begin // 初始化 clk = 0; rst_n = 0; key_start = 0; key_up = 0; key_down = 0; key_confirm = 0; key_cancel = 0; #100; // 等待100ns rst_n = 1; // 释放复位 #20; // 测试用例1：正常购票流程 $display("=== Test Case 1: Normal Purchase ==="); // 模拟按下“开始选择” key_start = 1; #1000; key_start = 0; // 模拟一个长按，消抖模块会处理 // 这里需要等待消抖模块产生脉冲，或者直接模拟脉冲输入到FSM // 更好的方法是直接驱动FSM的脉冲输入口，绕过消抖模块进行单元测试 key_start_sel_pulse = 1; #10; key_start_sel_pulse = 0; // 观察状态是否跳转到 S_SELECT_START #100; // ... 后续模拟上下键选择，确认键等 key_up_pulse = 1; #10; key_up_pulse = 0; #50; key_confirm_pulse = 1; #10; key_confirm_pulse = 0; // ... 以此类推 // 测试用例2：取消操作 $display("=== Test Case 2: Cancel Operation ==="); // ... 模拟在S_SELECT_END状态按下取消键 #1000; $finish; end endmodule

仿真技巧：使用$display在控制台打印状态信息。在Vivado中，你可以使用$monitor自动监控信号变化，或者更直观地，使用图形化波形查看器。

5.2 使用ILA进行片上调试

当仿真通过，但上板后行为异常时，ILA是你的终极武器。它相当于一个嵌入在FPGA内部的逻辑分析仪。

1. 在Vivado中标记调试网络：在综合后的“Synthesized Design”或实现后的“Implemented Design”中，找到你想观察的信号（如current_state,key_pulse_o,station_index_o），右键选择“Mark Debug”。
2. 设置ILA IP核：Vivado会自动插入ILA IP核。你需要设置采样深度（如1024）、采样时钟（通常用系统时钟clk）、以及触发条件。
3. 重新综合、实现并生成比特流。
4. 上板调试：连接板卡，打开Vivado Hardware Manager，编程FPGA。然后设置触发条件（例如，当key_confirm_pulse为高时触发），运行。操作你的板卡，当触发条件满足时，ILA会捕获一段时间内的所有信号波形。
5. 分析波形：对比波形与你预期的行为。这是定位时序问题、状态机错误、数据不同步等问题的最直接方法。

一个真实踩坑案例：我曾遇到一个bug，在S_ISSUE_TICKET状态，出票LED应该亮2秒，但实际只闪了一下。通过ILA抓取波形发现，issue_ticket_o信号确实只持续了一个时钟周期。原因是我的状态机在S_ISSUE_TICKET状态下，判断“任何按键按下即返回S_IDLE”的逻辑中，错误地连接了一个常被触发的信号（比如某个未消抖的按键噪声）。解决方法是在状态转移条件中，只使用经过消抖模块处理的、稳定的按键脉冲信号。

6. 工程化管理与版本控制

即使是课程设计，也建议养成良好的工程习惯。

1. 目录结构：创建清晰的目录，如/src存放所有Verilog源文件，/sim存放测试平台文件，/constraints存放XDC文件，/doc存放设计文档、笔记，/ip存放生成的IP核。
2. 版本控制：使用Git。初始提交一个稳定版本，每次实现一个功能或修复一个bug后都做一次提交，并写好注释。这不仅能防止代码丢失，更能让你清晰地回顾开发过程。
3. 文档与注释：在代码中为每个模块、重要信号、关键逻辑段落添加注释。单独写一个README.md，说明项目功能、硬件平台、引脚分配、如何编译和测试。这份文档本身也是你课程设计报告的重要素材。

回过头看，这个“基于FPGA的地铁售票模拟系统”项目，其价值远超一个简单的分数。它强迫你走完一个完整的数字系统开发流程：需求分析、架构设计、模块编码、功能仿真、约束与综合、上板调试、问题排查。你遇到的每一个问题，无论是同步化缺失导致的亚稳态，还是扫描时序不当导致的显示异常，都是FPGA工程师成长路上的宝贵经验。当你最终看到数码管清晰地显示出票价，按下按键听到蜂鸣器清脆的提示音时，那种将想法变为现实的成就感，是任何理论考试都无法给予的。希望这篇超详细的拆解，能成为你探索硬件世界的一块坚实垫脚石。

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