企业官网建设流程全解析

1. ADC模块核心概念与设计思路拆解

在嵌入式系统里，模数转换器（ADC）的角色，就好比一个翻译官，负责把现实世界中连续变化的模拟信号（比如温度、压力、声音）翻译成微控制器（MCU）能理解的数字语言。但一个高效的翻译官，不仅翻译要准确，还得知道什么时候开始工作（触发），翻译好的内容放哪里（存储），以及如何及时通知主人任务完成（中断）。TI的这款ADC模块，其设计精髓就在于将这三个环节——触发、存储、中断——进行了高度模块化和可配置化，以满足从简单的单次采样到复杂的多通道、实时数据流处理等各种应用场景。

1.1 为何采用分组（Group）设计？

你可能会问，为什么要把ADC通道分成Event Group、Group1和Group2三个组？这其实是一种非常巧妙的资源管理和优先级调度策略。想象一下，在一个复杂的工业控制系统中，你可能同时需要监控几个关键的安全信号（如急停按钮、过温报警），这些信号要求ADC以最快的速度、最高的优先级响应；同时，你还需要周期性地采集一些过程参数（如电机转速、环境湿度）；此外，可能还有一些不重要的辅助信号需要偶尔采样。如果所有通道混在一起，CPU很难高效地管理这些不同优先级和采样率的任务。

分组设计完美解决了这个问题：

• Event Group（事件组）：通常用于最高优先级的任务，比如由外部硬件事件（如GPIO边沿、定时器匹配）触发的紧急信号采集。它的设计初衷就是“快”和“优先”，确保关键事件能被即时捕获。
• Group1 和 Group2：这两个组默认是软件触发，给了开发者更大的灵活性。你可以将不同采样率或逻辑相关的通道分配到不同组。例如，Group1用于10ms周期采样的4个通道，Group2用于100ms周期采样的另外4个通道。通过软件分别触发它们，可以轻松实现多速率采样。

这种分组架构，配合后文会讲到的组优先级和冻结（Freeze）功能，使得ADC能够像一个智能的多任务调度器，在复杂的实时环境中游刃有余。

1.2 FIFO存储 vs. 直接内存映射：两种数据访问哲学

ADC转换完成的数据需要被CPU读取。该模块提供了两种截然不同的访问模式，这反映了嵌入式系统设计中“便利性”与“控制力”的权衡。

• FIFO（先进先出）队列访问：这是最常用、最省心的模式。你可以把每个组的FIFO想象成一个传送带。ADC每完成一个通道的转换，就把结果包裹（数据字）放在传送带的末端。CPU只需要从一个固定的“取货口”（如ADG1BUFFER寄存器）读取，拿到的永远是传送带上最早放上去的那个包裹。这种方式完全由硬件管理读/写指针，CPU无需关心数据具体存在内存的哪个位置，读取操作会自动将数据从FIFO中移除。它简化了编程，特别适合使用DMA进行批量数据传输，或者使用ARM的LDM（加载多个）指令高效读取连续数据。

• 直接内存映射访问：这种模式将ADC的64个32位结果内存直接映射到CPU的地址空间。CPU像访问普通SRAM一样，通过计算出的具体地址去读取某个特定位置的数据。这种模式的优势在于“随机访问”。例如，你的Group1配置了8个通道，但应用程序可能只对其中第3和第5通道的数据感兴趣。在FIFO模式下，你必须按顺序读出所有8个结果才能拿到想要的数据。而在直接内存映射模式下，你可以直接根据索引地址去读取第3和第5个位置的结果，效率更高。但代价是，你需要自己管理内存的写指针（通过ADG1RAMWRADDR等寄存器跟踪），并清楚每个通道结果对应的存储位置，编程更复杂。

实操心得：对于大多数连续、顺序采样的应用（如波形采集、多路巡检），强烈推荐使用FIFO模式配合DMA或中断，这是最稳定、CPU开销最低的方案。只有当你的应用需要非顺序地、选择性地访问某些特定通道的转换结果时，才考虑使用直接内存映射模式。在项目初期，可以先用FIFO模式快速搭建起数据流，优化阶段再根据性能瓶颈评估是否需要切换到直接映射。

1.3 中断机制：从“轮询苦力”到“事件驱动管家”

在没有中断的系统中，CPU需要不断地“轮询”ADC的状态寄存器，检查转换是否完成。这就像你为了等一个快递，每隔5分钟就跑到门口看一眼，绝大部分时间都在做无用功，严重浪费CPU资源。

该ADC模块提供了丰富的中断源，让CPU可以从这种低效的轮询中解放出来，变身为一个“事件驱动”的管家：

1. 转换结束中断：一个组的所有通道都转换完成时触发。这在单次转换模式下非常有用，通知CPU“一批活干完了，快来取数据并准备下一批”。
2. 内存阈值中断：这是高效批处理的关键。你可以设置一个阈值（比如16）。当FIFO中存储的结果数量达到16个时，才触发一次中断。CPU响应中断后，可以用DMA或LDM指令一次性读取这16个数据。这相比“每转换一个数据就中断一次”的方式，将中断频率降低了16倍，极大地减少了CPU的上下文切换开销。
3. 内存溢出中断：当FIFO已满，但ADC又产生了新数据时触发。这是一个错误处理中断，告诉你数据可能丢失了，需要检查你的数据读取速度是否跟不上ADC的采样速度。
4. 幅度阈值中断：这是一个高级功能，允许你为某个通道设置一个数字阈值或另一个通道的值作为参考。当该通道的转换结果大于（或小于）这个阈值时，立即触发中断。这实现了基于模拟信号的硬件级条件触发，非常适合用于报警监控（如电压超限）或事件检测（如信号过零点），无需CPU持续参与比较。

这套中断体系，使得CPU可以安心处理其他任务，仅在必要时被ADC“敲门”通知，实现了系统资源的最优分配。

2. 触发机制深度解析与配置要点

触发是ADC开始工作的“发令枪”。理解软件触发和硬件触发的细微差别，是构建可靠数据采集系统的第一步。

2.1 软件触发：完全可控的启动方式

软件触发是最直接的方式。通过向对应组的通道选择寄存器（ADG1SEL,ADG2SEL）写入一个非零值（即选择至少一个通道），转换便会立即启动。文档中提到，从写入寄存器到ADC内部真正产生START脉冲，大约需要4个VCLK周期。

配置步骤与代码示例（以Group1为例）：

// 1. 配置ADC全局参数（时钟、分辨率等），此处省略 // 2. 选择Group1需要转换的通道，例如通道0、1、2、3 // ADG1SEL寄存器的第n位对应通道n。0x0000000F = 二进制 ... 0000 1111，选中通道0-3。 *(volatile uint32_t *)ADG1SEL = 0x0000000F; // 写入完成后，Group1的转换序列自动开始。 // 通道转换顺序为：0 -> 1 -> 2 -> 3。

注意事项：

• 时序确定性：软件触发的延迟（4个VCLK）是固定的，适合对绝对开始时间要求不苛刻，但需要由程序逻辑精确控制触发时刻的场景。
• 单次 vs. 连续：在单次转换模式下，写入一次寄存器，该组执行一轮转换后停止。在连续转换模式下，写入一次后，该组会循环不断地进行转换，直到你清除通道选择寄存器或改变模式。
• 关键禁忌：绝对不要在ADC转换进行过程中（BUSY位为1）去修改通道选择寄存器。如果你需要改变采样通道，应先停止当前转换（清除通道选择位或切到单次模式等其完成），再重新配置并触发。

2.2 硬件触发：与外部世界同步的钥匙

硬件触发允许外部事件（如定时器溢出、PWM事件、GPIO引脚跳变）来启动ADC转换。这对于需要与系统内其他硬件严格同步的应用至关重要，比如电机控制中的电流采样必须与PWM中心点对齐，或者需要精确固定采样间隔。

配置流程详解：

1. 选择触发源：通过ADEVSRC（事件组）、ADG1SRC、ADG2SRC寄存器，将ADC组与一个特定的硬件事件源绑定。芯片手册会列出所有可用的触发源编号（例如，某个定时器的比较事件可能是源编号5）。
2. 配置触发极性：通常可以在同一寄存器中配置是上升沿、下降沿还是双边沿触发。
3. 使能硬件触发模式：对于Group1和Group2，需要将其模式控制寄存器（ADG1MODECR,ADG2MODECR）中的HW_TRIG位置1。Event组默认就是硬件触发。
4. 选择通道：同样，需要配置对应组的通道选择寄存器。

// 配置Group1为硬件触发示例 // 1. 设置触发源，例如选择源编号5（具体需查手册） *(volatile uint32_t *)ADG1SRC = 5; // 2. 设置触发极性，例如上升沿触发（假设位域配置） // 3. 使能硬件触发模式 uint32_t temp = *(volatile uint32_t *)ADG1MODECR; temp |= (1 << HW_TRIG_BIT_POS); // 设置HW_TRIG位 *(volatile uint32_t *)ADG1MODECR = temp; // 4. 选择通道 *(volatile uint32_t *)ADG1SEL = 0x0000000F; // 5. 此后，Group1的转换将由外部事件源5的上升沿来启动

硬件触发的时序与不确定性： 文档图15-7和描述指出了硬件触发的一个关键点：从触发信号输入到ADC内部START脉冲产生，需要5-6个VCLK周期，并且同步器可能引入额外的1-2个周期不确定性。这意味着：

• 响应延迟：相比软件触发，硬件触发有稍长的固定延迟。
• 抖动（Jitter）：同步器带来的1-2个周期不确定性，是硬件触发固有的时序抖动。对于需要纳秒级精确同步的超高性能应用（如高速示波器、雷达），这个抖动可能需要被考虑和校准。但对于大多数工业控制（微秒级），这个抖动通常在可接受范围内。

踩坑记录：我曾在一个电机控制项目中使用硬件触发进行电流采样。初期发现采样值偶尔有毛刺，排查很久才发现是触发信号线（来自PWM模块）受到了开关电源噪声的干扰，导致ADC有时在一个PWM周期内被误触发多次。教训是：硬件触发信号路径应视为模拟信号，需要做好PCB布局的隔离与滤波，避免数字噪声耦合。

2.3 混合触发策略与组优先级

在实际系统中，你很可能需要混合使用触发方式。例如，Event组由硬件触发用于关键保护信号，Group1由软件定时触发用于常规监控，Group2由另一个硬件事件触发用于特殊测量。

这时，组优先级规则开始发挥作用：Event > Group1 > Group2。如果Event组和Group1同时被触发（无论是硬件还是软件），ADC会优先服务Event组，完成其所有选中通道的转换后，再服务Group1。

更复杂的是冻结（Freeze）功能。你可以在ADEVMODECR中设置FRZ_EV位。这样，即使Event组正在转换，如果Group1或Group2有新的转换请求到来，ADC会在完成Event组当前正在进行的这一个通道的转换后，立即暂停（冻结）Event组，转去服务Group1/2。等Group1/2的转换全部完成后，再回到Event组，从刚才被冻结的地方继续转换。

这个功能非常强大，它允许低优先级任务“打断”高优先级任务，但是以一种可控的、不丢失数据的方式（因为冻结发生在通道转换之间），实现了更灵活的实时调度。

3. FIFO存储配置与数据读取实操

FIFO是ADC数据管理的核心。理解其内存划分和指针机制，是避免数据丢失或错乱的关键。

3.1 FIFO内存分区计算

ADC总共有64个32位字的结果内存。通过ADBNDCR寄存器中的两个9位指针BNDA和BNDB，以及ADBNDEND寄存器中的BNDEND字段，我们将这64个字分配给三个组。

计算公式（文档原文）：

• 总大小：2^(BNDEND) * 16字。通常BNDEND设置为010b(2)，即2^2 * 16 = 64字。
• Event组大小：2 * BNDA字。
• Group1大小：2 * (BNDB - BNDA)字。
• Group2大小：2^BNDEND * 16 - 2 * BNDB字。

配置实例： 假设我们有一个应用：Event组需要快速采样2个通道，Group1需要采样8个通道，Group2需要采样4个通道。为了留出缓冲，我们计划分配：

• Event FIFO深度：8个字（可存储4轮转换结果）
• Group1 FIFO深度：32个字（可存储4轮转换结果）
• Group2 FIFO深度：24个字（可存储6轮转换结果）

计算过程：

1. Event深度 =2 * BNDA= 8 =>BNDA= 4
2. Group1深度 =2 * (BNDB - BNDA)= 32 =>BNDB - 4= 16 =>BNDB= 20
3. 校验Group2深度 =64 - 2 * BNDB=64 - 40= 24，符合预期。
4. 设置BNDEND= 2 (010b)。

// 配置FIFO内存分区 *(volatile uint32_t *)ADBNDCR = (20 << BNDB_BIT_POS) | (4 << BNDA_BIT_POS); // 假设位域 *(volatile uint32_t *)ADBNDEND = (2 << BNDEND_BIT_POS);

重要提示：BNDA和BNDB指向的是“双字边界”。因为每个转换结果是1个字（32位），而计算大小时乘以2，所以它们定义的是“结果对”的边界。BNDA=4意味着Event组占用从地址0开始的4个“结果对”，即8个字的存储空间。

3.2 从FIFO读取数据：两种方法

方法一：通过FIFO缓冲区地址读取（推荐）这是最简单的方法。每个组都有一个对应的“魔法”地址范围（如Group1是0xB0到0xCF）。读取这个范围内的任意地址，都会返回该组FIFO中最早存入的那个数据，并将该数据从FIFO中移除（指针前移）。

// 假设我们要读取Group1 FIFO中的所有数据 uint32_t adc_result; // 方法A：循环读取，直到FIFO为空（通过状态位或读取数据格式中的EMPTY位判断） while(!(ADC_GROUP1_FIFO_EMPTY)) { // 需要根据具体寄存器定义判断 adc_result = *(volatile uint32_t *)ADG1BUFFER; // 读取一个数据 process_data(adc_result & 0xFFF); // 提取低12位有效数据 } // 方法B：使用ARM的LDM指令进行批量加载（效率极高） // 这通常需要内联汇编或编译器内置函数，例如： // __asm volatile ("LDM %0, {r1-r4}" : : "r" (ADG1BUFFER) : "r1", "r2", "r3", "r4"); // 这条指令一次从ADG1BUFFER地址连续加载4个32位数据到寄存器r1-r4。

方法二：通过仿真缓冲区地址读取（用于调试）每个组还有一个仿真缓冲区地址（如ADG1EMUBUFFER）。读取这个地址，可以“偷看”FIFO中的下一个数据，但不会将它从FIFO中移除。这在调试时非常有用，可以检查数据而不影响FIFO状态。

3.3 数据格式解析

从FIFO读出的32位数据并非全是ADC结果。你需要解析其格式：

• 位[11:0]：12位ADC转换结果（DR字段）。如果你的ADC配置为8位或10位模式，有效位会相应右对齐，高位补零或根据配置处理。
• 位[15:12]：保留位。
• 位[19:16]：通道ID（CHID字段）。这告诉你这个结果来自哪个物理通道（0-15）。这个字段是否有效，取决于CHID控制位是否被设置。如果未设置，这里读出的将是0。
• 位[30:20]：保留位。
• 位[31]：空标志（EMPTY位）。如果为1，表示你试图从一个空的FIFO读取，此时读出的数据是无效的。在编写读取循环时，检查这个位比查询独立的状态寄存器更直接。

uint32_t raw_data = *(volatile uint32_t *)ADG1BUFFER; if (!(raw_data & 0x80000000)) { // 检查EMPTY位（第31位）是否为0（非空） uint8_t channel_id = (raw_data >> 16) & 0x0F; // 提取通道ID uint16_t adc_value = raw_data & 0x0FFF; // 提取12位转换值 // ... 处理数据 }

4. 中断配置与高级应用

合理配置中断是解放CPU、构建高效系统的核心。我们重点看最实用的两种：阈值中断和幅度比较中断。

4.1 内存阈值中断配置实战

阈值中断的目的是“攒够一批数据再通知CPU”，极大减少中断频率。其核心是一个16位有符号的阈值计数器。

配置与工作原理：

1. 设置阈值：向ADMAGINTxCR寄存器（x对应组）的阈值字段写入一个初始值N，比如16。这个计数器可以理解为“还需要多少个数据才能触发中断”。
2. 计数器行为：
   • ADC写FIFO：每存储一个新结果，计数器减1。
   • CPU/DMA读FIFO：每读取一个结果，计数器加1。
   • 计数器值范围：-256 到 +255。
3. 中断触发条件：当计数器值从+1 变为 0时，触发阈值中断。这意味着FIFO中的数据量刚好达到了你设置的阈值N。
4. 中断服务例程（ISR）：在ISR中，你应该批量读取数据（至少N个），直到FIFO变空或读到足够数量。读取操作会使计数器增加，从而离开0值状态。

示例：配置Group1在FIFO中有8个数据时中断

// 1. 启用Group1的阈值中断 *(volatile uint32_t *)ADG1INTENA |= (1 << THRESHOLD_INT_EN_BIT); // 2. 配置阈值计数器初始值为8 // 假设ADMAGINT1CR寄存器的THRESHOLD字段在[15:0] *(volatile uint32_t *)ADMAGINT1CR = (8 & 0xFFFF); // 3. 在Group1的ISR中 void ADC_Group1_ISR(void) { if (/* 检查是阈值中断标志 */) { // 批量读取数据，例如读取8次或直到EMPTY位为1 for(int i = 0; i < 8; i++) { if (/* FIFO非空 */) { data[i] = *(volatile uint32_t *)ADG1BUFFER; } else { break; } } // 清除中断标志 *(volatile uint32_t *)ADG1INTFLG = (1 << THRESHOLD_INT_FLAG_BIT); } // ... 处理其他中断类型 }

关键点：计数器可以变为负数。如果CPU读取速度远快于ADC写入速度，计数器会变成正数，表示FIFO“欠载”。当中断触发（+1->0）后，如果你只读了部分数据，计数器可能还是0或正数，不会再次触发中断，直到ADC再次写入使计数器减到0。因此，在ISR中最好将FIFO读空，或将数据读到计数器恢复到一个正数状态。

4.2 幅度阈值中断：硬件实现的比较器

这是一个非常强大的功能，允许你在不消耗CPU资源的情况下，监控模拟信号是否超过预设限值。

配置步骤：

1. 选择监控通道：在ADMAGINTxCR寄存器中设置MAG_CHID（例如，设置为5，监控通道5）。
2. 选择比较对象和条件：
   • 与固定阈值比较：设置CHN/THR_COMP为1，并在MAG_THRESHOLD字段填入一个12位的数字值（例如，0x800代表2048）。设置CMP_GE/LT选择大于等于或小于。
   • 与另一通道值比较：设置CHN/THR_COMP为0，并设置COMP_CHID为另一个通道号（例如，3）。CMP_GE/LT选择大于等于或小于。这样，每当通道5的值大于等于通道3的最新值时，就会触发中断。
3. 使能中断：设置对应的中断使能位。

应用场景：

• 电池电压监控：监控电池通道电压，当低于某个固定阈值（如3.0V）时，立即触发中断报警。
• 差分信号过零检测：监控两个差分输入通道（如电流采样的正负端），当通道A的值大于等于通道B时触发中断，可用于检测电流过零点，用于电机换相。
• 窗口比较器：结合两个幅度阈值中断（一个设“大于上限”，一个设“小于下限”），可以实现硬件级的窗口比较，信号超出范围立即告警。

4.3 中断服务例程设计要点

1. 及时清除标志：进入ISR后，应首先读取并判断中断标志寄存器，然后尽快清除已处理的中断标志。这是防止中断重复触发或丢失的标准操作。
2. 避免冗长操作：ISR应尽可能短小精悍。只做最必要的操作，如读取数据、设置标志、清除中断。复杂的数据处理应放到主循环或低优先级任务中。
3. 注意优先级：如果系统中有多个中断源，需要合理配置中断控制器（VIM），确保ADC中断的优先级符合系统实时性要求。Event组的中断通常应设为最高优先级之一。

5. DMA配合ADC实现零CPU开销数据流

对于高速、连续的数据采集，使用DMA（直接内存访问）将ADC数据直接搬运到指定的内存区域（如数组或缓冲区），是释放CPU压力的终极方案。

5.1 ADC DMA请求模式配置

ADC模块支持两种DMA请求模式，对应不同的数据搬运策略：

模式一：每完成一次转换即请求（Gx_BLK_XFER = 0）此模式下，每当ADC向某个组的FIFO存入一个新的转换结果，并且该FIFO非空，就会产生一个DMA请求。DMA控制器响应后，读取一个字，如果读取后FIFO仍不为空，则会立即产生下一个DMA请求。这种模式数据延迟最低，但DMA请求频率也最高，适合对实时性要求极高、且数据吞吐量不是特别大的场景。

模式二：块传输请求（Gx_BLK_XFER = 1）此模式下，你需要设置一个块大小GxBLOCKS（例如10）。ADC内部有一个计数器，每完成一次转换并存入FIFO，计数器减1。当计数器从设定的块大小值减到0时，才产生一次DMA请求。DMA控制器需要配置为一次传输整个块的数据（例如，传输10个字）。这种模式将多次ADC转换合并为一次DMA传输，大大降低了DMA请求和总线仲裁的开销，是高速流数据采集的首选模式。你需要确保DMA的传输速度能跟上ADC产生数据的速度，即必须在下一个“块”的数据填满之前，完成当前块的读取。

5.2 DMA控制器配置示例（以块传输为例）

以下是配置DMA服务ADC Group1的简化步骤。具体寄存器名称需参考你所使用的MCU的DMA模块手册。

// 假设：ADC Group1 FIFO地址为 ADC_GROUP1_FIFO_ADDR // 目标：将数据DMA传输到数组 uint32_t adc_buffer[BLOCK_SIZE] // 块大小 BLOCK_SIZE = 10 // 1. 配置ADC端：启用Group1的DMA块传输模式 uint32_t dma_ctrl_reg = *(volatile uint32_t *)ADG1DMACR; dma_ctrl_reg |= (1 << DMA_EN_BIT); // 使能DMA请求 dma_ctrl_reg |= (1 << BLK_XFER_BIT); // 设置为块传输模式 *(volatile uint32_t *)ADG1DMACR = dma_ctrl_reg; *(volatile uint32_t *)ADG1DMABLKS = BLOCK_SIZE; // 设置块大小为10 // 2. 配置DMA控制器（以某个DMA通道为例） // a. 复位并启用DMA全局控制 DMA->GCTRL = (1 << 0); // 复位 // ... 等待复位完成 DMA->GCTRL = (1 << 16); // 全局使能 // b. 配置DMA通道控制包（通常是一块专用内存） DMA_CHANNEL_CTRL_PACKET* pkt = &DMA_PACKET_RAM[CHANNEL_NUM]; pkt->ISADDR = ADC_GROUP1_FIFO_ADDR; // 源地址：ADC FIFO pkt->IDADDR = (uint32_t)adc_buffer; // 目标地址：内存数组 pkt->ITCOUNT = (1 << 16) | BLOCK_SIZE; // 帧数=1，元素数=BLOCK_SIZE pkt->CHCTRL = (0x2 << 20) | // 传输类型：块传输 (Block) (0x0 << 16) | // 源地址模式：常数（FIFO地址固定） (0x2 << 12) | // 目标地址模式：后递增（数组地址每次传输后+4） (0x2 << 8) | // 读元素大小：32位 (0x2 << 4) | // 写元素大小：32位 (0x0 << 3); // 自动初始化：关闭（单次传输） // c. 将ADC的DMA请求线映射到该DMA通道 DMA->DREQASI[ADC_DMA_REQUEST_LINE] = CHANNEL_NUM; // 查手册获取ADC请求线编号 DMA->HWCHENAS |= (1 << CHANNEL_NUM); // 硬件触发使能 // 3. 启动ADC转换（软件或硬件触发） *(volatile uint32_t *)ADG1SEL = CHANNEL_MASK; // 此后，每当Group1的FIFO中积累了10个数据，ADC就会触发一次DMA传输。 // DMA会自动将10个数据从ADC FIFO搬运到adc_buffer数组。 // 应用程序可以通过查询DMA完成标志，或配置DMA传输完成中断，来知道数据已就绪。

5.3 校准功能简述

ADC模块内部包含自校准逻辑，用于测量和补偿ADC内核的偏移误差。基本流程是：

1. 确保没有转换正在进行，并禁用自测试模式。
2. 使能校准模式（CAL_EN）。
3. 选择内部校准电压源（通过BRIDGE_EN和HILO位）。
4. 启动校准转换。ADC会测量内部基准电压，计算出偏移误差值，并自动存储在ADCALR寄存器中。
5. 在正常转换模式下，ADC硬件会自动将这个校准值加到每个转换结果上，然后再写入FIFO。

注意事项：校准应在系统初始化阶段、ADC开始正式工作前进行一次。如果环境温度变化极大，可能需要在运行中定期重新校准。切勿在ADC转换过程中修改校准相关的控制位。

6. 常见问题排查与调试技巧实录

在实际项目中，ADC配置出错是常事。以下是一些典型问题的排查思路。

6.1 问题排查速查表

6.2 调试技巧与心得

1. 从简到繁：初期配置时，只使能一个通道、使用软件触发、单次转换模式、并轮询状态位来读取数据。这是最基础的调试模式，能最快验证ADC基础功能是否正常。
2. 善用仿真缓冲区：在调试FIFO逻辑时，不要急于用ADGxBUFFER读取（因为会移除数据）。先用ADGxEMUBUFFER地址“偷看”FIFO顶部数据，结合状态寄存器的FIFO深度或EMPTY/FULL标志，来理解FIFO的读写指针行为。
3. 逻辑分析仪是你的朋友：对于硬件触发和中断时序问题，软件仿真有时力不从心。用逻辑分析仪同时抓取触发信号引脚、ADC某个GPIO（在转换开始时翻转）、以及中断服务函数入口处的GPIO，可以清晰地看到从触发到转换开始、再到中断响应的完整链路和延迟，是排查硬件同步问题的利器。
4. 计算并验证吞吐量：在设计阶段就要算清理论吞吐量。例如，ADC时钟频率VCLK为 50MHz，12位转换需要n个周期（查手册，比如15周期），那么单次转换时间就是15 / 50MHz = 300ns。如果你使能了4个通道，一轮扫描就是1.2us。你的读取逻辑（无论是中断还是DMA）必须在下一轮扫描完成之前，将上一轮的数据取走，否则就会溢出。