企业官网建设流程全解析

1. 项目概述与核心价值

如果你正在用TMS320VC5409A这颗经典的定点DSP做项目，尤其是在处理音频流、通信数据或者需要频繁与外部存储器（比如SDRAM、Flash）打交道的场景，那你一定绕不开两个核心模块：增强型外部并行接口（XIO2）和直接内存访问（DMA）控制器。这两个家伙，一个管着“怎么高效地从外面拿数据进来”，另一个管着“怎么让数据在内部和外围设备之间自己跑起来，别老烦CPU”。把它们玩明白了，你的系统性能才能从“能跑”跃升到“跑得飞快还省电”。

我接触5409A系列DSP有些年头了，从早期的5409到后来的5409A，最大的感受就是TI在总线效率和DMA灵活性上确实下了功夫。原始的文档（比如SPRS140G）虽然详尽，但读起来更像是芯片设计者的笔记，对于一线工程师如何配置、如何避坑、如何榨干性能，往往需要自己踩过坑才能领悟。这篇文章，我就结合自己的实战经验，把XIO2接口的时序玄机和DMA控制器的编程精髓掰开揉碎了讲清楚，目标是让你看完后，不仅能看懂手册里的波形图，更能写出稳定、高效的外设驱动和DMA传输代码。

简单来说，XIO2接口就是DSP与外部世界通信的“高速公路收费站”，它优化了读写切换时的“车辆”（信号）冲突问题，并引入了灵活的时钟分频和等待状态机制来适配不同速度的“车辆”（外设）。而DMA控制器则是DSP内部的“物流机器人”，它能接管CPU的搬运工作，让CPU专心做计算。5409A的DMA尤其强大，有6个独立通道，支持自动重载、双字传输，还能和McBSP（多通道缓冲串口）等外设的事件精准同步，非常适合实现“采集-处理-输出”的流水线。

2. 增强型外部接口（XIO2）深度解析与配置实战

2.1 总线时序优化：从混乱到有序

老款54x系列DSP的外部总线访问时序，在高速读写切换时，容易因为地址/数据线的切换延迟产生短暂的“争用”窗口，可能导致总线冲突或数据锁存错误。5409A的XIO2接口最核心的改进，就是引入了标准化的三周期总线序列：Leading Cycle（前导周期）、Active Cycle（有效周期）和Trailing Cycle（后随周期）。

为什么是三个周期？我们可以把一次外部访问想象成一次握手。Leading Cycle是“伸出手准备握手”的阶段，在这个周期，地址线A[22:0]和空间选择信号PS/DS/IS已经稳定建立，但读写信号R/W和选通信号MSTRB/IOSTRB还未有效。这个“准备期”给了外部设备足够的时间来识别本次访问的目标和类型（是读还是写？是程序空间、数据空间还是I/O空间？），提前做好响应准备，从而消除了因信号建立时间不足导致的误判。

Active Cycle是真正的“握手”阶段。对于读操作，R/W保持高电平，MSTRB或IOSTRB变低，外部设备需要在这个周期内将有效数据放到数据总线D[15:0]上，DSP在周期末尾采样。对于写操作，R/W变低，DSP将数据驱动到D[15:0]上，并通过MSTRB/IOSTRB的下降沿通知外设锁存数据。

Trailing Cycle则是“松开手”的阶段。所有控制信号恢复无效状态，但地址和数据线会保持短暂稳定。这个周期为下一次访问（尤其是读写类型切换时）提供了“隔离带”，确保当前操作完全结束后，总线才能被用于下一次操作，彻底避免了读写切换时的总线争用。

实战配置要点：在软件上，我们主要通过**软件等待状态寄存器（SWWSR）和存储器组切换控制寄存器（BSCR）**来驾驭这个三周期时序。

• SWWSR配置：这个寄存器为不同的存储空间（程序、数据、I/O）的高/低64K区域分别设置等待状态数。对于慢速设备（如Flash），你需要增加等待状态来延长Active Cycle。例如，如果外部Flash的读取时间需要3个CLKOUT周期，而DSP默认的零等待状态访问（Active Cycle仅1个CLKOUT）无法满足，你就需要设置相应的等待状态。假设Flash挂在程序空间的高64K，那么你需要配置SWWSR的相应字段。计算方法是：所需的总CLKOUT周期数 = 1 (Active Cycle) + N (软件等待状态)。因此，对于需要3个CLKOUT的情况，应设置N=2。

  // 示例：设置程序空间高64K区域等待状态为2个周期 // SWWSR位域: [15:14] I/O空间高64K, [13:12] I/O空间低64K, [11:9] 数据空间高64K, // [8:6] 数据空间低64K, [5:3] 程序空间高64K, [2:0] 程序空间低64K // 每个3位字段的值即为等待状态数（0-7） SWWSR = 0x0000; // 假设初始全为0 SWWSR |= (2 << 3); // 设置程序空间高64K等待状态为2 (二进制010) // 实际编程中，通常使用位域定义或宏来操作，更清晰

• BSCR配置与CLKOUT分频：BSCR寄存器除了控制32K边界自动插入的组切换周期（用于防止地址线切换时的毛刺影响），其DIVFCT字段（位1-0）至关重要。它可以对CLKOUT进行1、2、3或4分频。这与插入等待状态有本质区别。等待状态只延长了Active Cycle，而Leading和Trailing Cycle的时长不变。CLKOUT分频则是直接降低了整个总线时钟的频率，等比例拉长了所有三个周期。这适用于连接速度远低于DSP核心时钟的慢速外设（比如一些老式的ADC控制接口）。降低总线频率可以简化PCB设计，减少信号完整性问题。配置时需权衡：插入等待状态效率更高（只在需要时延长），而分频则更彻底地降低了总线速度，系统性地兼容慢速设备。

2.2 连续读模式：榨取最高带宽

虽然标准访问需要3个周期，但XIO2提供了一个性能加速器：连续读模式（Consecutive Read Mode）。当DSP对外部存储器进行连续的读操作（地址递增）时，可以激活此模式。在此模式下，除了第一个读操作需要完整的Leading/Active/Trailing三周期外，后续的连续读操作可以压缩到仅需1个Active Cycle。

性能提升计算：假设你需要读取n个连续的数据。非连续模式下，总周期数 = 3n。连续模式下，总周期数 = 3 + (n-1) = n + 2。当n较大时，带宽提升接近3倍！这对于需要从外部SDRAM中批量加载滤波器系数或音频帧数据到内部DARAM的场景，性能收益是巨大的。

如何启用？连续读模式通常与存储器的访问特性有关。当DSP检测到连续的读访问（地址在同一个存储体/page内顺序增加）时，其内部的总线状态机可能会自动优化为连续模式。但为了确保最佳性能，在软件设计上应尽量保证对外部存储器的访问是顺序、连续的，避免频繁的随机跳转。同时，确保外部存储器本身支持快速的页模式或突发读操作。

2.3 功耗优化：不干活就“熄火”

5409A的XIO2还有一个容易被忽略但非常实用的特性：自动时钟门控。当外部接口一段时间内没有被访问时，硬件会自动关闭接口模块的内部时钟，从而显著降低静态功耗。这个功能是硬件自动完成的，无需任何软件配置。这意味着，如果你的应用大部分时间都在进行内部计算，只有偶尔需要访问外部Flash或FPGA，那么XIO2模块在空闲时几乎不耗电。这在电池供电的便携设备中是一个关键优势。

注意：虽然时钟门控是自动的，但当你再次发起外部访问时，接口模块需要时间“唤醒”并稳定时钟。手册中提到的“无延迟”是指在正确的总线时序内，这个唤醒过程对软件是透明的，不会增加额外的等待状态。但在进行极高精度的实时操作时，首次访问外部设备的延迟需要纳入考量。

3. DMA控制器架构与通道配置详解

3.1 DMA核心优势与工作流程

DMA的本质是“数据搬运工”，但它是一个智能的、可编程的搬运工。在5409A中，DMA有6个独立通道，意味着你可以同时规划6条不同的“物流路线”。CPU只需要告诉DMA：“从A地址开始，搬X个数据到B地址，搬完告诉我（或循环搬）”，然后CPU就可以去执行其他任务（如算法处理），而数据搬运在后台由DMA并行完成。

DMA传输的基本要素：

1. 源（Source）和目的（Destination）：可以是内部DARAM、外设寄存器（如McBSP的DRR/DXR）或外部存储器（需注意限制，见下文）。
2. 传输计数器：包括元素计数（DMCTRx）和帧计数（DMFRCx）。元素指单个数据单元（16位），帧是多个元素的集合。这种两级结构便于实现类似“缓冲区”的管理。
3. 地址修改模式：每次传输后，源/目的地址可以保持不变、递增、递减或增加一个可编程的偏移量（DMIDX0/1,DMFRI0/1）。这是实现环形缓冲区、数据重排等高级功能的关键。
4. 同步事件：DMA传输可以被特定事件（如McBSP收到一个数据、定时器溢出）触发，实现数据搬运与外设操作的硬同步。

3.2 外部存储器访问：能力与限制

5409A的DMA一个重大增强是支持访问外部存储器，但这并非无限制。理解这些限制是稳定设计的前提：

• 通道数限制：最多只有两个通道可以用于外部存储器访问。通常，你需要分配一个通道专用于外部读（如从SDRAM读数据到内部处理），另一个专用于外部写（如将处理结果从内部写到SDRAM）。
• 传输方向限制：
  • 不支持外设到外部存储器的直接传输。例如，你不能配置DMA将McBSP接收的数据直接搬到外部SDRAM。必须先由DMA从McBSP搬到内部DARAM，再由CPU或另一个DMA通道从DARAM搬到外部SDRAM。
  • 不支持外部到外设的直接传输。同理，不能从外部SDRAM直接搬到McBSP发送寄存器。
  • 不支持外部到外部的传输。DMA不能直接在两个外部存储器设备之间搬运数据。
• 位宽：外部访问仅支持单字（16位）传输。双字（32位）模式仅适用于内部存储器之间的传输。
• 性能估算：手册给出了一个典型情况下的最小周期数：外部写至少8个CLKOUT周期，外部读至少9个周期（假设连续模式开启、2个等待状态、CLKOUT不分频）。这比内部传输（通常1-2周期）慢得多，在规划实时系统的数据流时必须充分考虑这个延迟。

配置外部访问的关键位：DMMCRn寄存器中的SLAXS（源外部访问选择）和DLAXS（目的外部访问选择）位。当你的源或目的地址是外部存储器时，必须将对应位置1。同时，DMD字段用于指定目的空间类型（程序、数据或I/O）。

// 示例：配置DMA通道0，从外部数据存储器（地址0x8000）搬运100个数据到内部DARAM（地址0x2000） // 假设已正确初始化DMA子地址访问机制 DMSA = 0x04; // 指向通道0的DMMCR0寄存器子地址 // 配置DMMCR0: 使能自动初始化？(AUTOINIT)，中断模式(IMOD)，源为外部(SLAXS=1)，目的为内部(DLAXS=0) // 假设使用无中断的多帧模式，源地址递增，目的地址递增 // DMMCR0位: [15]AUTOINIT=0, [14]DINM=1(多帧), [13]IMOD=0(块结束中断), [12]CT=0, [11]SLAXS=1, [10:8]SIND=010b(后增), [7]DMS, [6]DLAXS=0, [5:3]DIND=010b(后增), [2:0]DMD=01b(目的为数据空间) DMSDN = 0x4412; // 二进制: 0100 0100 0001 0010 // 然后配置源地址(DMSRC0=0x8000)，目的地址(DMDST0=0x2000)，元素计数(DMCTR0=100)等

3.3 自动初始化与重载寄存器：实现“永动机”

自动初始化（Autoinitialization）是DMA的“循环播放”功能。当一个数据块传输完成后，DMA能自动从一组预加载的“重载寄存器”中恢复源地址、目的地址和传输计数，并立即开始下一次传输，无需CPU干预。

5409A的增强：早期的DMA所有通道共享一套全局重载寄存器（DMGSA, DMGDA, DMGCR, DMGFR）。5409A为每个通道都配备了独立的重载寄存器组（如DMGSA0, DMGDA0...对应通道0；DMGSA1...对应通道1等）。这大大增强了灵活性，允许6个通道各自独立地、以不同的参数进行循环传输。

启用独立重载寄存器：需要将DMPREC寄存器中的AUTOIX位置1。当AUTOIX=0（默认）时，所有通道都使用通道0的那套全局重载寄存器。当AUTOIX=1时，每个通道使用自己专属的那套重载寄存器。

应用场景：在音频处理中，你可以用两个DMA通道实现双缓冲（Ping-Pong Buffer）。通道0负责将ADC数据从McBSP搬运到缓冲区A，通道1负责将处理好的数据从缓冲区B搬运到DAC。每个通道配置为自动初始化，当通道0搬完一帧（填满缓冲区A），它自动重载参数，准备下一次搬运（可能是到缓冲区B，通过修改重载寄存器实现切换），同时触发中断通知CPU处理缓冲区A的数据。CPU和DMA交替处理两个缓冲区，实现无缝连续的数据流。

3.4 双字传输与地址索引模式

• 双字模式：通过设置DMMCRn.CT=1启用。在此模式下，DMA每次传输以32位（两个连续的16位字）为一个“元素”。地址指针在每次传输后按双字（+2）递增。这能将内部存储器间的数据搬运带宽提高一倍，非常适合需要搬运32位系数或数据的场景。
• 高级地址索引：DMIDX0/1和DMFRI0/1寄存器提供了强大的地址控制能力。
  • DMIDX0/1（元素索引）：定义在每个元素传输后，地址的调整值（可正可负）。
  • DMFRI0/1（帧索引）：定义在一帧的最后一个元素传输后，地址的调整值。
  • SIND/DIND字段选择使用哪组索引寄存器（0或1）。

实战案例——实现环形缓冲区（Circular Buffer）： 假设有一个大小为N的缓冲区，我们希望DMA在搬运时，地址到达缓冲区末尾后自动回到开头。

1. 设置元素索引DMIDX0 = 1（每次传输后地址+1）。
2. 设置帧索引DMFRI0 = -(N-1)（当一帧包含N个元素时，传输完最后一个元素后，地址增加-(N-1)，相当于回到了本帧的起始地址+1的位置？这里需要仔细计算）。实际上，对于单帧循环，更常见的做法是利用自动初始化，在块传输完成后重载起始地址。而索引模式更适合于处理二维数组等复杂模式。
3. 更常见的环形缓冲区实现是：设置帧元素计数DMCTRx = N，并启用自动初始化，且重载的源/目的地址就是缓冲区的起始地址。这样，每传输完N个数据，DMA参数自动复位，实现循环。

4. DMA与McBSP的协同实战：以音频流为例

这是5409A DSP最经典的应用之一。我们以通过McBSP0接收I2S音频数据，并通过DMA搬运到内部进行处理为例。

4.1 硬件连接与同步事件

假设音频编解码器通过I2S协议连接至McBSP0。McBSP0配置为从模式，接收数据。我们需要DMA在每次McBSP0的接收寄存器（DRR10）有数据时，自动将其搬走。

关键配置步骤：

1. 配置McBSP0：设置时钟、帧同步、字长等参数为I2S标准。确保接收部分使能。
2. 配置DMA通道：
   • 源地址：DMSRCx=DRR10的地址（0x21）。
   • 目的地址：DMDSTx= 内部DARAM中的一个缓冲区地址（如0x3000）。
   • 同步事件：在DMSFCx寄存器的DSYN字段，选择0001b（McBSP0接收事件）。这意味着每次McBSP0收到一个完整的字（并放入DRR10），就会触发一次DMA传输。
   • 传输计数：DMCTRx设置为一帧音频的样本数（如128），DMFRCx设置为需要的帧数（或0表示单帧）。
   • 地址修改：SIND设置为不变或后增（取决于是否需要保存多个数据），DIND设置为后增，以便数据在内部缓冲区中顺序存放。
   • 中断：设置DINM=1（多帧模式），IMOD=1（半帧和帧结束中断）。这样，当缓冲区半满和全满时，DMA会触发CPU中断。CPU可以在半满中断时处理前半部分数据，在全满中断时处理后半部分数据，实现双缓冲，避免数据覆盖。

4.2 规避DMPREC寄存器写入风险

手册的“3.12.3 DMPREC Issue”部分描述了一个重要的硬件隐患：在DMA传输进行时，如果CPU去写DMPREC寄存器（例如用ORM指令使能或禁用某个通道），而这个写操作恰好与某个通道传输完成试图自动清除其使能位（DE）的瞬间冲突，可能导致该通道被意外重新使能，从而多进行一次传输。

解决方案：5409A Rev A及之后的版本提供了一个硬件解决方案——DMA通道使能控制寄存器（DMCECTL，地址0x003E）。这是一个只写寄存器。

正确操作姿势：

• 绝对避免在DMA活动时直接读写DMPREC寄存器。
• 启用/禁用通道，统一使用DMCECTL寄存器。
  • 要启用通道0和通道2：向DMCECTL写入0x8005。解释：位15（Set/Reset）=1表示“置位”，位0（CH0）=1，位2（CH2）=1，其他CHx位为0。这个操作会仅设置DMPREC中的DE0和DE2位，不影响其他位。
  • 要禁用通道1：向DMCECTL写入0x0002。解释：位15（Set/Reset）=0表示“清除”，位1（CH1）=1。这个操作会仅清除DMPREC中的DE1位。
• 读取通道状态：如果需要知道哪些通道是使能的，仍然需要读取DMPREC寄存器（低6位）。只是在修改状态时，改用DMCECTL。

这个细节是手册里埋得比较深的一个坑，但严格遵守此规则可以避免许多难以复现的随机性DMA传输错误。

5. 通用I/O（GPIO）与器件ID的灵活应用

5.1 复用引脚作为GPIO

5409A上一些外设引脚（18个McBSP引脚和8个HPI数据引脚）在它们的主功能未被使用时，可以配置为通用输入/输出。这提供了宝贵的额外IO资源。

• McBSP引脚：当相应的McBSP接收器或发送器处于复位状态（SPCR1x/2x中的RRST/XRST=0）时，其时钟、帧同步和数据引脚可以通过对应的引脚控制寄存器（PCRx）配置为GPIO。具体方向（输入/输出）和数值的读写，通常也通过McBSP的相关寄存器位域控制，需要查阅具体McBSP章节。
• HPI数据引脚（HD0-HD7）：当HPI被禁用（HPIENA=0）或工作在16位模式（HPI16=1，此时只使用HD0-HD15的高8位）时，低8位数据线HD0-HD7可用作GPIO。控制更加集中：
  • GPIOCR（0x003C）：方向控制寄存器。DIRx位为0配置对应引脚为输入，为1配置为输出。
  • GPIOSR（0x003D）：数据状态寄存器。当引脚配置为输入时，读取IOx位获取引脚电平；配置为输出时，向IOx位写入0或1来控制引脚输出低或高电平。

// 示例：配置HD0为输出高电平，HD1为输入 volatile int *gpio_cr = (volatile int *)0x3C; volatile int *gpio_sr = (volatile int *)0x3D; // 设置方向：HD0输出(DIR0=1), HD1输入(DIR1=0)，其他保持默认 *gpio_cr = 0x0001; // 二进制 0000 0000 0000 0001 // 设置HD0输出高电平 *gpio_sr |= 0x0001; // 设置IO0=1 // 读取HD1的输入状态 int hd1_value = (*gpio_sr & 0x0002) >> 1; // 读取IO1位

5.2 器件ID寄存器（CSIDR）的应用价值

CSIDR（地址0x003E）是一个只读寄存器，包含芯片ID和修订版本号。它的主要用途是软件兼容性和版本识别。

• 芯片ID（位15-8）：对于5409A，固定为0x09。你的启动代码可以读取此值来确认当前运行的确实是5409A，而不是误用了其他型号DSP的固件。
• 芯片修订版（位7-4）：标识芯片的硅版本（如Rev A, Rev B）。这对于规避特定版本的硬件错误（Errata）至关重要。例如，前面提到的DMPREC写入问题，在Rev A中通过引入DMCECTL寄存器解决。你的软件可以在初始化时读取修订版，如果发现是早期版本（Rev < A），则避免使用有风险的DMA操作模式，或者采取其他软件规避措施。
• 子系统ID（位3-0）：对于单核5409A，为0000b。

在系统启动初始化阶段，增加一段ID检查代码是一个好习惯：

unsigned int chip_id = *(volatile unsigned int *)0x3E; unsigned int device_id = (chip_id >> 8) & 0xFF; unsigned int revision = (chip_id >> 4) & 0x0F; if (device_id != 0x09) { // 错误：非5409A器件，可能需要进行错误处理或安全停机 } // 根据revision决定是否使用DMCECTL等新特性 if (revision >= 1) { // 假设1代表Rev A // 可以使用DMCECTL安全地控制DMA通道 } else { // 旧版本，需要谨慎操作DMPREC，或考虑其他方案 }

6. 内存映射寄存器（MMR）与子库寻址操作指南

6.1 CPU与外围MMR概览

5409A的寄存器分为两大类：CPU核心寄存器（如累加器A/B、状态寄存器、辅助寄存器AR0-AR7等）和外围设备寄存器。它们都映射到数据存储空间的低地址区域（0x0000 - 0x005F）。表3-17和3-18是绝对的“寻宝图”。

操作要点：对这些寄存器的访问必须使用绝对地址或编译器的映射文件。由于它们位于高速的片上DARAM中，访问速度极快。在C语言中，通常通过定义指向特定地址的volatile指针来访问。

6.2 子库寻址机制：访问McBSP和DMA的配置寄存器

对于拥有大量配置寄存器的外设（如McBSP和DMA），TI采用了子库寻址（Subbank Addressing）来节省宝贵的MMR地址空间。原理是：只占用2个MMR地址，一个作为“地址指针”（SPSAx/DMSA），另一个作为“数据窗口”（SPSDx/DMSDI/DMSDN）。

以配置DMA通道0的源地址寄存器DMSRC0为例：

1. 选择目标子寄存器：向DMA子库地址寄存器DMSA（地址0x55）写入DMSRC0的子地址0x00。
2. 读写数据：向DMA子库数据寄存器DMSDN（地址0x57）或DMSDI（地址0x56）进行读写操作，此时实际访问的就是DMSRC0。
   • DMSDN：普通访问，写完后DMSA指针不变。
   • DMSDI：带自动递增的访问。写入DMSDI后，DMSA中的子地址会自动加1，指向下一个寄存器。这在需要连续配置多个寄存器时（如初始化一个DMA通道的所有参数）非常高效。

// C语言示例：使用DMSDI连续配置DMA通道0的寄存器 volatile int *dmsa = (volatile int *)0x55; volatile int *dmsdi = (volatile int *)0x56; *dmsa = 0x00; // 指向DMSRC0 (子地址0x00) *dmsdi = 0x8000; // 设置源地址为0x8000，完成后dmsa自动变为0x01(指向DMDST0) *dmsdi = 0x2000; // 设置目的地址为0x2000，dmsa自动变为0x02(指向DMCTR0) *dmsdi = 100; // 设置元素计数为100，dmsa自动变为0x03(指向DMSFC0) // ... 继续配置其他寄存器

McBSP的配置完全类似，使用SPSAx和SPSDx。表3-19和表3-20是配置时的必备参考，它明确了每个配置寄存器对应的子地址。

重要经验：在初始化DMA或McBSP的整个过程中，最好保持使用同一种访问方式（要么全用DMSDI利用自动递增，要么全用DMSDN并手动更新DMSA）。混合使用可能会导致指针错乱，特别是当中断服务程序也可能访问这些寄存器时。在关键代码段，可以考虑暂时关闭中断。

7. 系统集成调试与常见问题排查

将XIO2和DMA集成到系统中时，问题往往出现在硬件时序、软件配置和两者交互的边界上。

7.1 外部总线访问故障排查

• 症状：读取外部存储器数据错误，或写入后读回不一致。
• 排查步骤：
  1. 检查物理连接：使用示波器或逻辑分析仪，抓取CLKOUT、A[22:0]、D[15:0]、PS/DS、R/W、MSTRB信号。重点观察：
     • 建立时间和保持时间：在MSTRB有效（变低）之前，地址和数据（写操作）是否已经稳定？在MSTRB无效（变高）之后，数据（读操作）是否保持了足够时间？这需要对照外部器件的数据手册要求。
     • 三周期时序：是否清晰可见Leading、Active、Trailing三个阶段？MSTRB的脉冲宽度是否与Active Cycle匹配？
  2. 检查软件配置：
     • 等待状态（SWWSR）：是否足够？对于慢速设备，尝试增加等待状态。
     • CLKOUT分频（BSCR.DIVFCT）：如果设备非常慢，考虑使用分频。
     • 存储空间映射：确认访问的地址确实落在了你配置的外部存储空间（PS/DS信号是否正确）。
  3. 检查电源与噪声：不稳定的电源或严重的总线噪声会导致数据错误。确保电源去耦电容充足，总线走线尽可能短且等长（对于高速情况）。

7.2 DMA传输异常排查

• 症状：DMA传输未启动、传输数据量不对、或中断未触发。
• 排查步骤：
  1. 确认通道使能：使用DMCECTL寄存器安全地使能通道后，可以通过读取DMPREC的低6位确认DE位是否已置起。
  2. 检查同步事件：如果DMA配置为事件同步（如McBSP接收），确认该事件是否确实发生了。例如，对于McBSP，检查其SPCR寄存器中的接收就绪标志RRDY是否置位。
  3. 检查传输计数与地址：仔细核对DMCTRx（元素计数）和DMFRCx（帧计数）的设置。一个常见的错误是理解反了。DMCTRx减到0触发“帧结束”，DMFRCx减到0触发“块结束”。同时，确认源和目的地址寄存器DMSRCx/DMDSTx已正确写入。
  4. 检查中断：如果依赖DMA中断，需确认：
     • DMMCRn中的DINM和IMOD位已正确配置为产生所需的中断（半帧、帧结束、块结束）。
     • CPU的中断屏蔽寄存器IMR中，对应的DMA中断位（DMAC0-DMAC5，具体映射查表3-16）已被使能。
     • 在中断服务程序（ISR）中，清楚中断标志。
  5. 关于DMA访问外部存储器的特别检查：
     • 确认SLAXS/DLAXS位已正确设置（访问外部时置1）。
     • 确认只用了最多两个通道做外部访问。
     • 确认没有配置“外设<->外部”或“外部<->外部”这种不支持的传输方向。

7.3 性能优化与权衡

• XIO2等待状态 vs. 分频：追求极限带宽时，优先使用最小必要的等待状态，避免分频。分频会降低所有外部访问的速度。
• DMA通道优先级：每个通道的优先级可在DMPREC中设置。将高带宽、实时性要求严苛的通道（如音频流）设为高优先级，将后台搬运任务设为低优先级。
• 双字传输：在内部存储器间搬运数据时，务必尝试使用双字模式（CT=1），理论上可提升一倍的传输效率。
• 利用自动递增寻址：使用DMSDI和SPSDx的自动递增功能来初始化外设，可以显著减少代码大小和提高初始化速度。

调试这类底层硬件，示波器、逻辑分析仪和芯片的仿真器（如XDS510）是你的最佳伙伴。从最简单的测试开始（例如，用DMA在内部RAM的两个区域间搬运已知数据），逐步增加复杂度（加入外部存储器、加入外设同步），每步都验证通过，是构建稳定系统的可靠方法。