企业官网建设流程全解析

1. 项目概述与核心价值

在嵌入式系统，尤其是雷达、激光雷达和高性能图像传感器领域，数据流的实时、高效与可靠传输是决定系统性能的基石。想象一下，一个毫米波雷达芯片每秒产生数GB的原始ADC采样数据，这些数据需要被精准地打包、打上时间戳、加上校验，然后通过高速串行接口“喷射”到外部的FPGA或处理器。这个过程不能有任何卡顿或数据错位，否则后续的信号处理算法将失去意义。这正是CBUFF（循环缓冲控制器）与LVDS（低压差分信号）接口组合所要解决的核心问题。

CBUFF并非一个简单的FIFO，它是一个高度可编程的数据流编排引擎。它允许你通过配置多达32个链接列表（Linklist）条目，来定义一帧数据（比如一个完整的雷达chirp）的传输结构：哪里是头，哪里是有效载荷，哪里是尾，数据格式是12位、14位还是16位，是否启用CRC校验，以及如何映射到不同的LVDS物理通道上。而LVDS接口则负责将这些编排好的数字比特流，以高达数百Mbps甚至Gbps的速率，通过差分对进行抗干扰传输。

很多工程师初次接触TI AWR系列芯片的HSI（高速接口）章节时，面对动辄数十个寄存器，往往会感到无从下手。手册提供了寄存器位域描述，但缺乏一个“为什么这么配”的全局视角和“一步步怎么做”的实操指南。本文的目的，就是充当这份指南。我将结合手册中的关键寄存器片段，为你拆解CBUFF与LVDS协同工作的完整配置流程，解释每个关键配置背后的设计意图，并分享在实际调试中容易踩坑的细节。无论你是在调试雷达数据输出，还是在设计类似的高速数据采集链路，这篇文章都能帮你建立起清晰的配置脉络，把寄存器位图转化为可工作的代码。

2. CBUFF核心机制：链接列表（Linklist）深度解析

CBUFF的灵活性核心源于其链接列表机制。你可以把它理解为一个传输任务清单。这个清单最多有32个任务项（Linklist 0 到 Linklist 31），CBUFF会按顺序执行这些任务，直到遇到一个标记为“无效”的任务项为止。

2.1 链接列表条目详解

每个链接列表条目（例如CFG_DATA_LL0寄存器）都是一个复杂的控制结构，它定义了一段连续数据的传输属性。我们结合手册内容，逐一拆解每个关键字段：

2.1.1 有效性标志（LL[X]_VALID）这是每个条目的“开关”。当CBUFF被触发开始传输一帧数据时，它会从Linklist 0开始，依次检查每个条目的VALID位。如果为1，则处理该条目定义的数据段；如果为0，则停止解析，即使后面还有条目配置了内容也不会被执行。这里有一个重要的约束：一旦遇到无效条目，其后所有条目都必须无效。你不能配置成“有效-无效-有效”的模式。这要求我们在规划数据结构时，必须将一帧内所有需要传输的数据段在链接列表中连续排列。

2.1.2 数据包边界控制（LL[X]_HS 与 LL[X]_HE）这两个字段用于生成LVDS或CSI-2协议中的数据包边界标识。

• LL[X]_HS (HSYNC Start)：当此位置1时，CBUFF会在传输该链接列表所指向的数据之前，先发送一个HSYNC起始包。这通常用于标记一个数据包的开始。手册强调，此位只能在该链接列表是一个新数据包的起始点时设置为1。
• LL[X]_HE (HSYNC End)：当此位置1时，CBUFF会在传输完该链接列表的数据之后，发送一个HSYNC结束包。这用于标记一个数据包的结束。同样，此位只能在数据包结束时设置。

实操心得：在LVDS模式下，HSYNC包的具体内容由静态寄存器CFG_CMD_HSVAL和CFG_CMD_HEVAL定义。通常，起始包设为0x55555555，结束包设为0xAAAAAAAA（CRC禁用时）或0x33333333（CRC启用时）。你需要确保数据流中HS和HE的成对出现，否则接收端可能无法正确解析帧结构。

2.1.3 数据格式与大小（LL[X]_FMT 与 LL[X]_SIZE）

• FMT (Format)：定义数据位宽。CBUFF内部以16位为一个基本单元（UNIT）。FMT字段决定每个单元中有多少位有效数据被实际发出。支持DATA16（全16位）、DATA14（低14位）和DATA12（低12位）。关键点：一个CSI-2包或LVDS帧内的所有链接列表条目必须使用相同的FMT格式。这保证了数据对齐的一致性。
• SIZE：定义该链接列表条目要传输的数据量，单位是CBUFF UNIT（16位）。最小值是2个单元，最大值是16K-1个单元。这个值需要你根据实际数据缓冲区的大小精确计算。例如，如果你的ADC缓冲区存储了1024个复采样点（每个点I/Q各16位，共32位），那么它对应2048个字节，或者说1024个16位单元。你需要根据数据在内存中的布局，将这个大小合理地分配到不同的链接列表条目中。

2.1.4 输入数据格式（LL[X]_FMT_IN）这个字段处理的是CBUFF内部128位宽FIFO线的数据取舍问题。一个FIFO线包含8个CBUFF单元（8 * 16b = 128b）。FMT_IN允许你选择是发送整条128位FIFO线，还是只发送其中的低96位（即6个单元），高32位被丢弃。

为什么需要这个功能？这主要是为了适配三通道交织存储的数据。例如，在雷达应用中，三个接收通道（Rx0， Rx1， Rx2）的采样数据可能以交织方式存入一个缓冲区：[Rx0_S0, Rx1_S0, Rx2_S0, Rx0_S1, Rx1_S1, Rx2_S1, ...]。如果每个采样是16位，那么6个采样（3通道*2个采样）刚好占满96位。此时，设置FMT_IN为仅发送低96位，可以完美匹配这种交织模式，无需在内存中重新排列数据，极大地节省了处理开销和内存带宽。

2.1.5 长数据包头（LL[X]_LPHDR_EN 与 LPHDR_VAL）当链接列表是一个数据包的开始时（LL[X]_HS=1），你可以通过设置LL[X]_LPHDR_EN=1来使能长数据包头的发送。包头内容由对应的CFG_DATA_LL[X]_LPHDR_VAL寄存器指定。 对于CSI-2模式，这个32位包头需要按照MIPI CSI-2协议规范来构造：(0xEC << 24) | (包大小字节数 << 8) | 数据包ID。而在LVDS模式下，手册的编程序列明确指示，这里应配置为一个静态值，例如0xBBBBBBBB。这个值本身没有特殊含义，主要是为数据流提供一个固定的、可识别的起始标记，方便接收端进行帧同步和校验。

2.2 链接列表的实战编排逻辑

理解了单个条目后，我们来看如何编排一个完整的传输序列。假设一个典型的雷达chirp数据流如下：

1. 一个固定的帧头（例如，包含chirp ID、时间戳）。
2. 来自ADC缓冲区的实际采样数据（可能分属多个接收通道）。
3. 一个CRC校验码（可选）。
4. 帧尾定界符。

对应的CBUFF链接列表配置可能如下：

• Linklist 0: 传输帧头。VALID=1,HS=1（标记帧开始），LPHDR_EN=1（携带包头），SIZE等于帧头的CBUFF单元数。
• Linklist 1: 传输ADC通道0的数据。VALID=1,HS=0,HE=0，SIZE等于通道0数据单元数，CRC_EN可能置1（如果启用逐通道CRC）。
• Linklist 2: 传输ADC通道1的数据。配置类似Linklist 1。
• Linklist 3: 传输CRC校验码。VALID=1,HE=1（标记帧结束），SIZE等于CRC数据的单元数。
• Linklist 4:VALID=0。CBUFF执行到此停止。

这种编排方式赋予了开发者极大的灵活性，可以应对各种复杂的数据封装协议。

3. LVDS接口配置与CBUFF的协同

LVDS接口负责将CBUFF编排好的数字流进行并串转换，并通过差分线对发送出去。其配置分为全局初始化和与CBUFF相关的静态配置两部分。

3.1 LVDS全局初始化序列

手册中的Table 14-1给出了一个标准的初始化流程，但有些步骤需要结合上下文理解：

1. 电源控制：通过MSS_TOP_RCM.LVDSPADCTL寄存器对LVDS引脚（PAD）进行上电和下电操作。这是一个常见的IO初始化步骤，确保PHY（物理层）处于已知状态。通常的序列是：上电 -> 延时 -> 下电 -> 延时 -> 再上电，以完成复位。
2. 配置CBUFF为LVDS模式：这是最关键的一步。在CONFIG_REG_0寄存器中，将CFG_1LVDS_0CSI位设置为1。这个位是CBUFF模块的“输出模式开关”，0代表输出到CSI-2接口，1代表输出到LVDS接口。一旦设置错误，数据将从错误的物理接口发出，导致通信完全失败。
3. 配置LVDS静态值：这些寄存器（如CFG_SPHDR_ADDRESS,CFG_CMD_VSVAL,CFG_CMD_VEVAL,CFG_LPHDR_ADDRESS）在LVDS模式下通常被赋予固定的“哑元”值（如0x55555555,0xAAAAAAAA）。因为它们原本是为CSI-2协议中的短包、垂直同步等信号定义的，在LVDS模式下这些协议概念不存在，但硬件逻辑仍需写入，所以填入固定值即可。
4. 使能LVDS通道：通过CFG_LVDS_GEN_0.CFG_LVDS_LANE[X]_EN位，使能你需要使用的物理LVDS差分对。AWR器件通常支持2-4个数据通道（Lane），你需要根据系统要求的吞吐量决定启用几个。例如，如果每个CBUFF单元是16位@100MHz，单通道DDR模式理论速率是200Mbps，若数据率要求800Mbps，则需要启用4个通道。
5. 时钟与模式配置：
   • CFG_BIT_CLK_MODE: 选择SDR（单边沿）或DDR（双边沿）模式。DDR模式在相同时钟频率下数据率翻倍，是更常见的选择。
   • CCLKSEL1: 选择时钟源或分频。
   • CPOSSEL: 配置采样起始对齐方式，影响数据在LVDS串行流中的相位。
6. FIFO阈值：CFGDLY（在手册中为CFG_LVDS_GEN_0.CFDLY）设置LVDS内部FIFO的初始延迟。这个值需要谨慎调整，如果设置过小，可能在数据传输初期因FIFO未足够填充而导致下溢；设置过大则会增加传输延迟。手册示例值0x8是一个常见的保守起点。

3.2 LVDS格式映射：数据到通道的分配艺术

这是LVDS配置中最容易出错，也最体现设计意图的部分。核心寄存器是CFG_LVDS_MAPPING_LANEx_FMT_y（x=0~3, y=0或1）。

3.2.1 映射原理CBUFF内部有一个128位宽的FIFO线（Line），它正好包含8个CBUFF单元（8 * 16b = 128b）。LVDS格式映射寄存器的作用，就是定义这8个单元（我们称之为C0, C1, ..., C7）如何被分配到各个激活的LVDS通道上，以及在同一通道内，它们的发送顺序是什么。

每个CFG_LVDS_MAPPING_LANEx_FMT_y寄存器有8个4位字段（A到H）。每个字段的[2:0]位用于选择8个CBUFF单元中的一个（值0-7对应C0-C7），[3]位表示该映射是否有效。

3.2.2 解读默认用例手册中的Figure 14-4展示了一个**双通道（Lane0, Lane1）**的默认映射示例，我们将其翻译成配置表：

3.2.3 数据流还原根据这个映射，当一条128位的FIFO线（C0-C7）准备好时，CBUFF会按照以下顺序通过LVDS发出：

1. 第一个时钟周期：Lane0发送C4， Lane1发送C5。
2. 第二个时钟周期：Lane0发送C6， Lane1发送C7。
3. 第三个时钟周期：Lane0发送C0， Lane1发送C1。
4. 第四个时钟周期：Lane0发送C2， Lane1发送C3。

最终，8个16位数据单元通过2个通道，在4个时钟周期内完成传输。这种交织映射的方式，充分利用了多通道的带宽，并且将原本顺序的C0-C7数据流进行了“洗牌”，其模式通常是硬件设计时为了优化PCB布线或匹配接收端解串器的特性而设定的。

3.2.4 如何选择FMT_0或FMT_1？每个链接列表条目中的LL[X]_FMT_MAP位，决定了该条目传输时使用哪一套映射规则（FMT_0 或 FMT_1）。这允许你在同一个数据流中，动态切换映射方式。例如，帧头使用一种映射，有效载荷使用另一种映射。但手册强调，一个LVDS帧内的所有链接列表必须使用相同的FMT_MAP值。这意味着切换只能发生在帧与帧之间，而不是一帧之内。

避坑指南：务必根据接收端（通常是FPGA）的LVDS解串（Deserializer）逻辑来配置映射关系。如果映射错误，接收端重组出来的数据顺序将是混乱的。最稳妥的方法是，先在发送端配置一个简单的、可预测的映射（例如，Lane0发C0,C1,C2,C3；Lane1发C4,C5,C6,C7），在接收端用逻辑分析仪或ILA抓取原始数据，验证顺序正确后，再切换到复杂的、性能优化的映射模式。

4. 中断与安全机制：构建鲁棒的数据传输

CBUFF提供了丰富的中断来报告状态和错误，这对于构建一个可靠的系统至关重要。中断处理不当，轻则数据丢失，重则系统死锁。

4.1 传输完成中断

这是最常用的中断，用于通知处理器一帧（Frame）或一个啁啾（Chirp）的数据已发送完毕。

• 使能：通过清除CFG_MASK_REG0[12]（帧完成）和CFG_MASK_REG0[11]（啁啾完成）来取消屏蔽。
• 响应：中断发生后，处理器必须先读取STAT_CBUFF_REG0中对应的状态位（S_FRAME_DONE或S_CHIRP_DONE）进行确认，然后再写入CLR_CBUFF_REG0中对应的清除位（C_FRAME_DONE或C_CHIRP_DONE）来清除中断标志。这个“读-清”顺序是许多硬件中断控制器的标准流程，旨在避免丢失在读取状态到清除中断之间发生的新事件。

4.2 错误中断

用于处理异常情况，是系统调试和容错的关键。

• 触发过早错误：如果CBUFF在完成当前帧/啁啾传输之前，就收到了下一个帧开始/啁啾可用的硬件触发信号，则会产生CHIRP_ERR或FRAME_ERR中断。这通常意味着数据生产端（如雷达前端）的节奏过快，或者CBUFF的传输链路配置（如DMA速度、LVDS速率）过慢，导致数据积压。需要检查前后级的速度匹配。
• CRC错误中断：如果使能了ADC缓冲区的CRC校验（通过LL[X]_CRC_EN），并且CBUFF在读取数据时检测到CRC错误，会触发安全中断SAF_CRC。这指向了数据从ADC到CBUFF的存储路径上可能发生了数据损坏，需要排查内存控制器、总线或ADC本身的问题。

4.3 ECC内存保护

对于高可靠性应用，CBUFF内部的128位宽FIFO可以启用ECC（错误纠正码）。

• 使能：设置CONFIG_REG_0.CFG_ECC_EN = 1。
• 中断：使能后，可分别取消屏蔽单比特错误纠正（SBE）和双比特错误检测（DBE）的中断（MASK_CBUFF_ECC_REG.MECCSBE和MECCDBE）。
• 错误定位：当ECC错误发生时，STAT_CBUFF_ECC_REG.SECCADD会记录错误发生的FIFO地址，这对于追踪间歇性内存故障非常有价值。

调试经验：在系统初期集成阶段，建议使能所有错误中断，并为其编写详细的中断服务程序（ISR），至少要将错误类型和地址记录下来。很多棘手的、随机出现的数据错误，都是通过这些错误中断首先被捕获到的。不要因为觉得复杂而暂时关闭它们，否则会为后期调试埋下深坑。

5. 完整配置流程与寄存器编程实践

现在，我们将所有知识点串联起来，形成一个从零开始配置CBUFF+LVDS的实战步骤。假设场景：通过2个LVDS通道，以DDR模式传输雷达ADC数据，数据格式为16位，启用CRC校验。

5.1 第一阶段：LVDS物理层与CBUFF全局初始化

1. LVDS IO电源初始化：

   // 假设寄存器基址已定义 MSS_TOP_RCM->LVDSPADCTL0 = 0x01010101; // 下电 MSS_TOP_RCM->LVDSPADCTL1 = 0x01010101; delay_us(10); // 短暂延时 MSS_TOP_RCM->LVDSPADCTL0 = 0x0; // 上电 MSS_TOP_RCM->LVDSPADCTL1 = 0x0; delay_us(100); // 等待电源稳定

2. CBUFF软复位与模式选择：

   CBUFF->CONFIG_REG_0 = (1 << 27); // 设置CSWCRST位，进行软复位 // 等待复位完成，通常检查某个状态位或简单延时 delay_us(1); // 配置为LVDS模式，并设置其他静态位 CBUFF->CONFIG_REG_0 = (1 << 0); // CFG_1LVDS_0CSI = 1, 选择LVDS模式 // 注意：这里先不释放复位(CSWCRST保持为1)，等静态配置完再释放

3. 配置LVDS静态寄存器：

   CBUFF->CFG_SPHDR_ADDRESS = 0x55555555; CBUFF->CFG_CMD_HSVAL = 0x55555555; // CRC使能时的HSYNC起始值 CBUFF->CFG_CMD_HEVAL = 0x33333333; // CRC使能时的HSYNC结束值 CBUFF->CFG_CMD_VSVAL = 0xAAAAAAAA; CBUFF->CFG_CMD_VEVAL = 0xAAAAAAAA; CBUFF->CFG_LPHDR_ADDRESS = 0x55555555;

4. 配置LVDS通用参数：

   // 配置CFG_LVDS_GEN_0寄存器 uint32_t gen0_val = 0; gen0_val |= (1 << 0); // CCSMEN，假设使能某些时钟管理 gen0_val |= (1 << 1); // CBCRCEN = 1, 使能LVDS CRC gen0_val |= (1 << 8); // CFG_LVDS_LANE0_EN = 1, 使能通道0 gen0_val |= (1 << 9); // CFG_LVDS_LANE1_EN = 1, 使能通道1 gen0_val |= (1 << 12); // CFG_BIT_CLK_MODE = 1, 选择DDR模式 gen0_val |= (0 << 13); // CCLKSEL1 = 0, 选择默认时钟源 gen0_val |= (0 << 16); // CPOSSEL = 0, 默认对齐方式 gen0_val |= (0x8 << 24);// CFDLY = 0x8, FIFO初始阈值 CBUFF->CFG_LVDS_GEN_0 = gen0_val; // 配置每帧的啁啾数（根据雷达参数） CBUFF->CFG_CHIRPS_PER_FRAME = 128; // 示例值

5. 配置LVDS通道映射（使用默认双通道交织映射）：

   // 配置Format 0映射 CBUFF->CFG_LVDS_MAPPING_LANE0_FMT_0 = 0x00000000; // 先清空 CBUFF->CFG_LVDS_MAPPING_LANE0_FMT_0 |= (0xC << 0); // A -> C4 CBUFF->CFG_LVDS_MAPPING_LANE0_FMT_0 |= (0xE << 4); // B -> C6 CBUFF->CFG_LVDS_MAPPING_LANE0_FMT_0 |= (0x8 << 24); // G -> C0 CBUFF->CFG_LVDS_MAPPING_LANE0_FMT_0 |= (0xA << 28); // H -> C2 CBUFF->CFG_LVDS_MAPPING_LANE1_FMT_0 = 0x00000000; CBUFF->CFG_LVDS_MAPPING_LANE1_FMT_0 |= (0xD << 0); // A -> C5 CBUFF->CFG_LVDS_MAPPING_LANE1_FMT_0 |= (0xF << 4); // B -> C7 CBUFF->CFG_LVDS_MAPPING_LANE1_FMT_0 |= (0x9 << 24); // G -> C1 CBUFF->CFG_LVDS_MAPPING_LANE1_FMT_0 |= (0xB << 28); // H -> C3 // 注意：C, D, E, F字段保持为0（无效）

6. 释放CBUFF复位：

   // 清除CONFIG_REG_0的CSWCRST位，释放CBUFF CBUFF->CONFIG_REG_0 &= ~(1 << 27);

5.2 第二阶段：链接列表详细配置

假设我们配置一个简单的链接列表：只有一个条目，传输1024个CBUFF单元（即2048字节）的ADC数据。

#define LINKLIST_IDX 0 // 使用Linklist 0 // 步骤1: 配置链接列表控制寄存器 CFG_DATA_LL0 uint32_t ll0_ctrl = 0; ll0_ctrl |= (1 << 0); // LL0_VALID = 1 ll0_ctrl |= (1 << 1); // LL0_HS = 1， 作为LVDS帧的开始 ll0_ctrl |= (1 << 2); // LL0_HE = 1， 作为LVDS帧的结束 ll0_ctrl |= (0 << 4); // LL0_VCNUM = 0 (LVDS模式下通常忽略) ll0_ctrl |= (1 << 8); // LL0_CRC_EN = 1， 启用CRC校验 ll0_ctrl |= (0 << 12); // LL0_FMT = 0， 表示DATA16格式 (16位全发) ll0_ctrl |= (0 << 16); // LL0_FMT_MAP = 0， 使用FMT_0映射格式 ll0_ctrl |= (0 << 20); // LL0_FMT_IN = 0， 发送完整的128位FIFO线 CBUFF->CFG_DATA_LL[LINKLIST_IDX] = ll0_ctrl; // 假设为结构体数组访问 // 步骤2: 配置长包头部值 (LVDS模式下为固定值) CBUFF->CFG_DATA_LL0_LPHDR_VAL = 0xBBBBBBBB; // 步骤3: 配置数据大小 (1024个CBUFF单元) CBUFF->CFG_DATA_LL[LINKLIST_IDX].LL_SIZE = 1024; // 注意：实际寄存器字段名可能需要位操作 // 步骤4: 配置读写阈值 (控制DMA触发) // WR_THRESHOLD: 当FIFO中空闲单元数大于此值时，触发DMA写入。通常设为略小于SIZE的一半。 // RD_THRESHOLD: 当FIFO中有效数据单元数大于此值时，触发LVDS发送。通常设为1或一个较小值。 CBUFF->CFG_DATA_LL0_THRESHOLD = (32 << 16) | (1 << 0); // 示例: WR_THRESHOLD=32, RD_THRESHOLD=1

5.3 第三阶段：中断使能与启动传输

1. 使能所需中断：

   // 取消屏蔽帧完成中断和啁啾完成中断 CBUFF->CFG_MASK_REG0 &= ~((1 << 12) | (1 << 11)); // 取消屏蔽错误中断（建议在调试阶段使能） CBUFF->CFG_MASK_REG1 &= ~((1 << 16) | (1 << 17)); // 使能ECC错误中断（如果启用了ECC） // CBUFF->MASK_CBUFF_ECC_REG &= ~((1 << xx) | (1 << yy)); // 根据位域定义

2. 配置EDMA（外部DMA）请求： 对于Linklist 0，需要配置DMA请求号，以便CBUFF在需要数据时能触发DMA搬运。

   // 在CFG_DATA_LL0_THRESHOLD寄存器中，设置LL0DMAN字段（具体位域请查手册） // 假设LL0DMAN在[31:24]位 CBUFF->CFG_DATA_LL0_THRESHOLD |= (DMA_REQUEST_NUMBER << 24);

   你还需要在系统的EDMA控制器中，配置一个通道与该请求号关联，源地址是ADC缓冲区，目的地址是CBUFF的数据写入端口。

3. 触发传输：

   • 硬件触发：通常由雷达前端在ADC数据就绪后，产生一个“Chirp Available”硬件事件信号给CBUFF。
   • 软件触发：也可以通过写CONFIG_REG_0寄存器的CFG_CHIRP_AVAIL_TRIG位来手动启动一次传输，这在调试时非常有用。

   // 软件触发一次啁啾传输 CBUFF->CONFIG_REG_0 |= (1 << 24);

6. 常见问题排查与调试技巧

即使按照手册一步步配置，在实际硬件上仍然可能遇到问题。以下是一些常见故障现象和排查思路。

6.1 问题1：LVDS链路无信号或信号异常

• 检查清单：
  1. 电源与时钟：确认LVDS收发器的供电和参考时钟是否正常。用示波器测量LVDS时钟线（CLKP/M）是否有差分时钟信号。
  2. 引脚复用：确认芯片的LVDS引脚是否已正确配置为LVDS功能模式，而非普通的GPIO或其他功能。
  3. 终端电阻：LVDS接收端通常需要100欧姆的差分端接电阻。检查PCB上是否焊接，阻值是否正确。
  4. 映射错误：这是最常见的问题。如果数据线有信号但数据内容错误，首先怀疑LVDS通道映射。尝试一个最简单的映射：让Lane0只发送C0，Lane1只发送C1，并在接收端验证。逐步增加复杂度。
  5. 数据格式与对齐：检查LL[X]_FMT和CPOSSEL（采样对齐）配置。错误的位宽或对齐会导致接收端解串后位滑动，所有数据都错位。

6.2 问题2：CBUFF中断不产生或数据传输出错

• 检查清单：
  1. 链接列表有效性：确保第一个使用的Linklist的VALID=1，且最后一个有效Linklist之后紧接着的条目VALID=0。用调试器读取CFG_DATA_LLx寄存器确认。
  2. 阈值配置：WR_THRESHOLD和RD_THRESHOLD配置不当会导致DMA无法触发或LVDS发送停滞。如果DMA不动作，尝试调小WR_THRESHOLD；如果LVDS不发数据，尝试调小RD_THRESHOLD。
  3. DMA配置：确认EDMA的源地址、目的地址、传输长度（应与LL[X]_SIZE匹配，单位是字节！）、请求号与CBUFF配置一致。DMA传输的突发长度最好与CBUFF的FIFO宽度（128位）对齐。
  4. 缓冲区对齐：确保ADC缓冲区在内存中的地址是128位（16字节）对齐的。非对齐访问在某些架构上会导致性能下降或错误。
  5. 中断服务程序：确认中断控制器（如ARM的GIC）中已使能CBUFF的中断，并且ISR正确清除了中断标志。忘记清除中断标志是导致中断只发生一次的最常见原因。

6.3 问题3：数据吞吐量达不到理论值

• 分析与优化：
  1. 带宽计算：理论带宽 = LVDS通道数 × 每通道数据率。数据率 = 时钟频率 × (DDR模式 ? 2 : 1)。确认你的时钟配置CCLKSEL1和CFG_BIT_CLK_MODE能满足带宽需求。
  2. DMA性能瓶颈：CBUFF的吞吐量受限于DMA将数据从内存搬运到CBUFF FIFO的速度。检查DMA的源/目标总线带宽，是否与其他主设备（如CPU）存在竞争。考虑使用更高优先级的DMA通道或优化内存位置（使用更快的RAM）。
  3. 链接列表开销：每个链接列表条目处理都有极小的时间开销。对于极高速连续流，尽量使用一个大的Linklist，而不是多个小Linklist。
  4. FIFO阈值优化：适当增大WR_THRESHOLD可以让DMA以更大的突发传输数据，减少总线仲裁开销。但过大可能导致FIFO初始填充时间变长，影响实时性。需要根据实际总线负载进行权衡和测试。

6.4 高级调试手段

• 内嵌测试模式：一些芯片的LVDS模块支持输出固定的伪随机码（PRBS）或递增计数器模式。在初始化后，先配置为此模式，用示波器或逻辑分析仪检查链路物理层是否正常，隔离软件数据配置问题。
• 寄存器回读：在配置的每个关键步骤后，回读刚刚写入的寄存器，确认写入值是否正确。防止因总线访问问题导致的配置失败。
• 使用芯片诊断功能：TI的AWR芯片可能提供更底层的诊断寄存器，可以报告FIFO的空满状态、错误计数等，充分利用这些信息。

配置CBUFF和LVDS是一个系统工程，需要仔细理解数据流、硬件时序和软件配置之间的相互作用。最好的学习方式是在一个已知良好的硬件平台上，从最简单的配置开始（单通道，固定数据模式），逐步增加功能复杂度，同时用仪器观察每一步的结果。这个过程虽然繁琐，但一旦打通，你对高速数据接口的理解将会达到一个新的层次。