企业官网建设流程全解析

作为一个接触Verilog将近3年的菜鸟，大大小小的项目也写过不少。前些日子写一个项目，时间比较赶，某个模块嘎嘎写了大几百行代码后才开始仿真调式。解决掉不少显而易见的Bug后，仿真可以出结果，但结果总和软件对不上，于是开始了长达1小时的Debug。

当时找了好久都没有找到问题，心态炸裂，甚至认为是仿真软件出问题。哎，菜是原罪。最后，靠着一步一步修改代码才定位到了问题。哎，都是优先级惹的祸，而且是第2次遇到优先级的问题，遂记录下来来警示自己。

很多时候，在保证结果正确的情况下，设计者最好弄清楚运算优先级，盲目地添加括号可能会导致EDA工具将本可以并行的运算变成串行运算，使得逻辑级数增加，时序变差。

以下是当时项目中的源码，大家是否能够看出问题。

assign Pixel0_R = pixel_out0[65:54] & {12{sign_out0}} + {11'd0,sign_out0}; assign Pixel0_G = pixel_out0[43:32] & {12{sign_out0}} + {11'd0,sign_out0}; assign Pixel0_B = pixel_out0[21:10] & {12{sign_out0}} + {11'd0,sign_out0}; assign Pixel1_R = pixel_out1[65:54] & {12{sign_out1}} + {11'd0,sign_out1}; assign Pixel1_G = pixel_out1[43:32] & {12{sign_out1}} + {11'd0,sign_out1}; assign Pixel1_B = pixel_out1[21:10] & {12{sign_out1}} + {11'd0,sign_out1}; assign Pixel2_R = pixel_out2[65:54] & {12{sign_out2}} + {11'd0,sign_out2}; assign Pixel2_G = pixel_out2[43:32] & {12{sign_out2}} + {11'd0,sign_out2}; assign Pixel2_B = pixel_out2[21:10] & {12{sign_out2}} + {11'd0,sign_out2}; assign Pixel3_R = pixel_out3[65:54] & {12{sign_out3}} + {11'd0,sign_out3}; assign Pixel3_G = pixel_out3[43:32] & {12{sign_out3}} + {11'd0,sign_out3}; assign Pixel3_B = pixel_out3[21:10] & {12{sign_out3}} + {11'd0,sign_out3};

想要实现的功能是先做与运算，再进行加法运算。然而，加法操作的优先级高于逻辑与运算的优先级，所以正确的写法需要将逻辑与运算用括号括起来，如下。

assign Pixel0_R = ( pixel_out0[65:54] & {12{sign_out0}} ) + {11'd0,sign_out0}; assign Pixel0_G = ( pixel_out0[43:32] & {12{sign_out0}} ) + {11'd0,sign_out0}; assign Pixel0_B = ( pixel_out0[21:10] & {12{sign_out0}} ) + {11'd0,sign_out0}; assign Pixel1_R = ( pixel_out1[65:54] & {12{sign_out1}} ) + {11'd0,sign_out1}; assign Pixel1_G = ( pixel_out1[43:32] & {12{sign_out1}} ) + {11'd0,sign_out1}; assign Pixel1_B = ( pixel_out1[21:10] & {12{sign_out1}} ) + {11'd0,sign_out1}; assign Pixel2_R = ( pixel_out2[65:54] & {12{sign_out2}} ) + {11'd0,sign_out2}; assign Pixel2_G = ( pixel_out2[43:32] & {12{sign_out2}} ) + {11'd0,sign_out2}; assign Pixel2_B = ( pixel_out2[21:10] & {12{sign_out2}} ) + {11'd0,sign_out2}; assign Pixel3_R = ( pixel_out3[65:54] & {12{sign_out3}} ) + {11'd0,sign_out3}; assign Pixel3_G = ( pixel_out3[43:32] & {12{sign_out3}} ) + {11'd0,sign_out3}; assign Pixel3_B = ( pixel_out3[21:10] & {12{sign_out3}} ) + {11'd0,sign_out3};

在写代码过程中，除了容易忽略逻辑运算和算数运算的优先级，更容易忽略的是移位运算和算数运算的优先级。以下举一个例子，完成3*a的电路设计，加深大家的印象，代码如下。

设计代码：

module Precedence( a, dout1, dout2 ); input [3:0]a; output [3:0]dout1; output [3:0]dout2; assign dout1 = a << 2 - a; assign dout2 = (a << 2) - a; endmodule

仿真代码：

module Precedence_tb; reg [3:0]a; wire [3:0]dout1; wire [3:0]dout2; Precedence Precedence_inst( .a(a), .dout1(dout1), .dout2(dout2) ); integer i; initial begin for(i=0;i<16;i=i+1)begin a = i; #10; end $stop; end endmodule

仿真结果：

dout2的输出才是设计想要的3*a，而dout1是先进行减法运算后再完成移位运算，与想要的设计不符。

下面给出IEEE Standard Verilog Hardware Description Language中的运算优先级规定，给大家参考。不需要完全记住这个运算优先级，只需要在写代码的时候有意识地去注意这个问题，遇到不确定优先级的情况，要么直接加括号解决，要么查一下标准解决。本人喜欢尽量不用括号，所以才遇到了这么些问题。

上图中，表示的优先级含义如下：

以上就是有关Verilog运算优先级的感悟，欢迎大家在评论区进行探讨。细节决定成败啊！