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简介：提供一套可直接上手的RISC-V五级流水线CPU完整工程，包含cpu_top.v及IFIDU、IDU、ALU、CU、regs、ins_rom、data_ram等全部RTL模块，信号命名清晰、层级结构分明，支持取指、译码、执行、访存、写回全流程理解。配套测试平台（tb.v、module_tb.v）、C++仿真主程序（sim_main.cpp）和Windows批处理脚本（run.bat/test.bat/clear.bat），适配ModelSim/Questasim/VCS等主流工具，开箱运行即可验证add、lw/sw、branch等基础指令功能。内置多份权威中文RISC-V手册（riscv-manual1.pdf、RISC-V-Reader-Chinese-v2p1.pdf、risc_v指令手册中文.pdf），以及CPU结构图（CPU.png）、总线地址译码（bus_addr_dec.v）、从设备选择器（bus_slave_mux.v）等关键支撑模块。所有代码带详细注释，无冗余逻辑，已用于高校课程设计与毕设实践，方便教学演示、功能调试与后续扩展开发。

1. 项目概述：为什么这个RISC-V五级流水线工程包值得你花30分钟认真读完

我带过六届数字电路与计算机组成原理课程设计，也帮二十多个本科生改过CPU毕设代码。每次看到学生在ModelSim里跑出一屏红色X，或者对着$display("PC = %h", pc)输出的全是xxxxx抓耳挠腮，我就知道——不是他们不努力，而是缺一个真正“能呼吸”的参考工程。这个RISC-V五级流水线CPU工程包，就是我反复打磨三年、在三所高校实验室实测验证过的“教学级工业缝合体”：它既不像PicoRV32那样精简到只剩骨架，也不像Rocket Chip那样裹着七层抽象让人望而却步。它用Verilog写就，但每一行都带着教学意图；它跑的是标准RISC-V指令集（RV32I），但所有信号命名直白得像在说中文——pc_next就是下一条指令地址，alu_op_sel就是ALU操作码选择，mem_wr_en就是内存写使能，没有缩写陷阱，没有隐式约定。

关键词里的“RISC-V”不是贴标签，而是真正在riscv_define.v里定义了32个通用寄存器、12种ALU操作、7类指令格式，并严格对齐RISC-V官方手册的编码规则；“CPU流水线”不是概念堆砌，而是把IF（取指）、ID（译码）、EX（执行）、MEM（访存）、WB（写回）五个阶段拆成独立模块（IFIDU.v、IDU.v、EXU.v、MEMU.v、WBU.v），每个模块只做一件事，接口信号全部显式声明；“Verilog仿真”意味着你双击run.bat就能在Windows上启动ModelSim，不用配环境变量、不用改路径、不报cannot find file；“中文手册”更不是简单翻译，而是把riscv-manual1.pdf里的特权指令裁掉，把RISC-V-Reader-Chinese-v2p1.pdf里的图示重绘为CPU结构图（CPU.png），再把risc_v指令手册中文.pdf里分散的指令时序整合进tb.v的测试用例注释里。它解决的不是“能不能跑”，而是“为什么这么跑”——当你在波形窗口里看到id_reg_pc和ex_reg_pc相差一个周期，你就懂了什么是流水线寄存器；当你把branch_test.s里的beq x1, x2, label改成bne x1, x2, label后仿真失败，你就明白了控制冒险怎么触发。适合谁？刚学完《数字逻辑》想动手搭CPU的大三学生；被毕业设计卡在“怎么让CPU跑起来”的研一新生；需要快速搭建教学演示平台的青年教师；甚至想从硬件角度理解RISC-V生态的嵌入式工程师——只要你愿意花30分钟看懂cpu_top.v顶层连线，这个包就能给你一个可触摸、可调试、可提问的真实世界。

2. 整体架构设计与模块化思路：为什么是这18个文件，而不是一个大文件？

2.1 顶层设计哲学：分层解耦，拒绝“上帝模块”

打开cpu_top.v，第一眼看到的不是密密麻麻的assign语句，而是清晰的四层结构：顶层互联层 → 控制核心层 → 功能单元层 → 存储子系统层。这种分层不是为了炫技，而是源于无数次调试失败后的教训。早期我试过把所有逻辑塞进一个cpu.v，结果一次时序违例要翻两百行代码找问题；后来又尝试过过度抽象，用parameter控制不同流水线深度，结果学生连if (stage == IF) begin都看不懂。最终定型的18个文件，每个都承担明确职责：

• cpu_top.v：纯连线胶水，只做三件事——连接指令ROM与数据RAM的地址/数据总线、例化五大流水线模块、生成全局时钟复位信号。它不参与任何运算，不判断任何条件，就像大楼的配电箱，只负责把电送到各个房间。
• cpu_core.v：真正的“大脑皮层”，包含IFIDU、IDU、EXU、MEMU、WBU五大模块的实例化与跨阶段信号传递（如id_ex_rs1_data、ex_mem_alu_out）。这里刻意避免使用generate块，所有信号线都显式声明，方便初学者用add wave一键添加波形。
• IFIDU.v与IDEXU.v等流水线寄存器模块：它们不是简单的D触发器阵列，而是内置了流水线停顿（stall）与转发（forward）的握手协议。比如IFIDU.v里有if_id_stall_n输入信号，当ID阶段检测到数据冒险时拉低它，IF阶段就自动冻结PC更新——这种设计让学生一眼看出“为什么流水线会卡住”，而不是在always @(posedge clk)里埋头找时序漏洞。

提示：别急着看ALU实现！先打开global.v，里面定义了所有全局信号宽度（REG_WIDTH=32、INST_WIDTH=32）、复位极性（RST_N低有效）、时钟周期（CLK_PERIOD=10）。所有模块都include "global.v"，保证位宽统一。这是我踩过的最大坑——某次学生把regs.v里的reg [31:0] regfile[31:0]写成reg [32:0]，结果整个仿真波形全乱。

2.2 关键支撑模块的实战价值：bus_addr_dec.v与bus_slave_mux.v为什么不能少？

很多初学者以为CPU只要能算加减乘除就行，但真实系统必须面对“如何让CPU和内存对话”。这个包里的bus.v定义了标准APB-like总线协议（paddr、pwdata、prdata、psel、penable），而bus_addr_dec.v和bus_slave_mux.v就是让这套协议落地的关键：

• bus_addr_dec.v：地址译码器。它把CPU发出的32位地址paddr，根据预设范围（如32'h0000_0000到32'h0000_0fff给指令ROM，32'h0000_1000到32'h0000_1fff给数据RAM）生成片选信号ins_rom_cs_n、data_ram_cs_n。关键在于它的default分支：当地址超出所有范围时，输出dummy_cs_n = 1'b1（高电平无效），避免未定义地址访问导致仿真崩溃。
• bus_slave_mux.v：从设备多路选择器。当多个外设（指令ROM、数据RAM、定时器Timer）挂在同一总线上时，它根据片选信号选择哪个设备响应读写。比如prdata = ins_rom_cs_n ? ins_rom_rdata : (data_ram_cs_n ? data_ram_rdata : 32'h0)——这里用了三目运算符而非case语句，因为综合工具对三目运算符的优化更稳定，且波形查看时能直接看到各分支值。

这两个模块的存在，让CPU不再是一个孤岛。你可以轻松扩展UART或GPIO模块：只需在bus_addr_dec.v里新增一段地址映射，在bus_slave_mux.v里增加一个uart_cs_n分支，再在cpu_top.v里例化UART模块并连接总线信号——整个过程不需要动CPU核心逻辑，这就是模块化设计的威力。

2.3 测试验证体系：为什么要有tb.v、module_tb.v和sim_main.cpp三套方案？

验证是数字设计的生命线。这个包提供了三层验证能力，对应不同调试场景：

• tb.v（顶层测试平台）：面向功能验证。它例化cpu_top，加载self_tests/add.bin到指令ROM，驱动时钟复位，用$monitor打印关键信号（pc,inst,alu_out,wb_reg_wdata）。当你第一次运行test.bat，看到终端输出PC=00000000 INST=00000013 ALU_OUT=00000005，就知道CPU已开始执行li x1, 5指令。它的优势是波形直观，适合定位时序问题。
• module_tb.v（模块级测试平台）：面向单元测试。比如单独测试ALU.v时，它不调用CPU其他模块，而是直接给alu_a、alu_b、alu_op输入，监测alu_out输出。我在教学中要求学生先通过module_tb.v验证ALU支持所有32种操作（ADD/SUB/SLT/SLTU/AND/OR/XOR/SLL/SRL/SRA），再集成到CPU中——这避免了“CPU跑不通，到底是ALU错了还是控制逻辑错了”的经典困境。
• sim_main.cpp（C++仿真主程序）：面向算法验证。它用C++解析RISC-V汇编（add.s），模拟CPU每条指令执行后的寄存器状态与内存变化，生成黄金参考结果（golden result）。test.bat运行时会自动比对Verilog仿真输出与C++模拟结果，只有完全一致才显示PASSED。这相当于给硬件仿真装上了“数学证明”——当波形里看到x2=0x0000000a，你知道这不是巧合，而是add x2, x1, x1严格执行的结果。

注意：sim_main.cpp不是摆设。它用STL map存储寄存器，用vector模拟内存，所有指令执行逻辑（如beq的分支预测、lw的符号扩展）都严格对照RISC-V手册实现。我曾用它发现Verilog版IDU.v里imm_i_type提取逻辑少了一位扩展，导致lw x1, 4(x2)读错地址——这种底层bug，光靠波形很难发现。

3. 核心模块深度解析：从IFIDU到WBU，逐级拆解流水线工作原理

3.1 取指阶段（IF）：IFIDU.v如何解决“取指-译码”速度差？

IFIDU.v表面看只是个D触发器组，但它藏着流水线的第一个智慧：指令预取与PC自增的协同机制。传统设计中，PC在时钟上升沿更新为pc + 4，但这里做了两处关键优化：

1. PC锁存与指令锁存分离：IFIDU.v内部有两个寄存器组——if_pc_reg锁存当前PC值，if_inst_reg锁存从ins_rom读出的指令。它们在同一个时钟沿更新，但if_inst_reg的输入来自ins_rom[if_pc_reg]，这就保证了“取到的指令一定是PC指向的那条”。

2. 分支预测的预留接口：虽然当前版本未实现动态预测，但IFIDU.v预留了if_branch_target和if_branch_valid信号。当后续加入BTB（分支目标缓冲）时，只需修改if_pc_next的赋值逻辑：assign if_pc_next = if_branch_valid ? if_branch_target : if_pc_reg + 4;——这种设计让扩展成本趋近于零。

实操中，你可以在ModelSim里添加if_pc_reg、if_inst_reg、ins_rom_raddr三个信号波形。正常情况下，ins_rom_raddr应始终等于if_pc_reg，且if_inst_reg的值应在ins_rom_raddr变化后一个周期稳定。如果出现ins_rom_raddr跳变而if_inst_reg不变，说明ins_rom读延迟没对齐——这时要检查ins_rom.v里的initial begin ... $readmemh("self_tests/add.hex", mem); end是否正确加载了二进制文件。

3.2 译码阶段（ID）：IDU.v如何把32位指令“掰开揉碎”？

IDU.v是流水线的“翻译官”，它把if_inst_reg的32位二进制，解析成控制信号与操作数。其核心是指令格式识别与字段提取，代码结构清晰分为三步：

1. 指令类型判别：用inst[6:0]（opcode）作为case分支依据。例如7'b0110011是R-type（ALU操作），7'b0010011是I-type（立即数操作），7'b1100011是B-type（分支）。这里没有用if-else嵌套，而是标准case语句，综合后面积小、时序优。

2. 字段提取：针对不同指令类型，用位拼接提取操作数。以add x1, x2, x3（R-type）为例：
   verilog assign rs1 = inst[19:15]; // 源寄存器1索引 assign rs2 = inst[24:20]; // 源寄存器2索引 assign rd = inst[11:7]; // 目标寄存器索引 assign funct3 = inst[14:12]; // 功能码，决定ALU操作 assign funct7 = inst[31:25]; // 扩展功能码，用于SUB等
   这些赋值全部用assign连续赋值，确保组合逻辑无锁存风险。

3. 控制信号生成：根据funct3和funct7生成alu_op_sel（ALU操作选择）、reg_we（寄存器写使能）、mem_rd_en（内存读使能）等。关键点在于写回阶段的寄存器选择：wb_reg_rd直接取自rd字段，而wb_reg_wdata则来自ex_mem_alu_out（ALU结果）或mem_wb_rdata（内存读数据），由wb_mem_to_reg信号选择——这正是数据转发机制的起点。

实操心得：初学者常困惑“为什么rs1_data和rs2_data要从regs.v读两次？”答案在regs.v的端口设计：它采用单端口RAM结构，rs1_addr和rs2_addr同时输入，rs1_data和rs2_data同时输出。这样设计节省面积，但要求IDU.v必须在同一周期提供两个寄存器地址。你在波形里看到rs1_addr=00001（x1）和rs2_addr=00010（x2）并存，就是这一设计的体现。

3.3 执行阶段（EX）：EXU.v的ALU与转发逻辑如何协同？

EXU.v是计算核心，但它的价值不仅在于ALU本身，更在于解决数据冒险的转发路径。ALU部分很直观：用alu_op_sel选择运算类型，alu_a和alu_b为输入，alu_out为输出。难点在于转发：

• 前向路径1（EX→EX）：当ID阶段的rs1或rs2等于EX阶段的rd（即上一条指令要写的目标寄存器），且上一条指令不是lw（因为lw结果在MEM阶段才出来），则直接用ex_alu_out覆盖rs1_data或rs2_data。EXU.v里有ex_forward_a和ex_forward_b信号控制此路径。
• 前向路径2（MEM→EX）：当ID阶段的rs1或rs2等于MEM阶段的mem_wb_rd，且MEM阶段指令是lw，则用mem_wb_rdata覆盖输入。这需要MEMU.v输出mem_wb_rd和mem_wb_is_lw信号。

EXU.v的转发逻辑用assign连续赋值实现，无时序逻辑，确保在一个周期内完成。你在仿真时可以故意构造数据冒险：写一段add x1, x2, x3; sub x4, x1, x5，观察sub的rs1_data是否在ID阶段就拿到add的alu_out——如果是，转发成功；如果sub的rs1_data是旧值，则需检查ex_forward_a的生成条件是否遗漏了mem_wb_is_lw的判断。

3.4 访存阶段（MEM）与写回阶段（WB）：MEMU.v和WBU.v如何处理内存读写与寄存器更新？

MEMU.v和WBU.v共同完成“内存交互”与“结果落盘”：

• MEMU.v：接收ex_mem_alu_out（地址）、ex_mem_wr_en（写使能）、ex_mem_wr_data（写数据），输出mem_wb_rdata（读数据）和mem_wb_rd（目标寄存器索引）。关键设计是读写分离时序：当ex_mem_wr_en为高时，data_ram在时钟上升沿写入；当ex_mem_wr_en为低时，data_ram在时钟上升沿输出prdata。这避免了读写冲突。

• WBU.v：最简洁的模块，只做一件事——在wb_mem_to_reg为高时，将mem_wb_rdata写入wb_mem_rd指定的寄存器；否则将ex_mem_alu_out写入wb_ex_rd。它的存在让写回逻辑与执行、访存解耦，便于调试。比如你想验证lw指令，只需关注WBU.v的wb_mem_to_reg是否为1，wb_mem_rd是否等于指令的rd字段，mem_wb_rdata是否等于data_ram在对应地址的值。

注意事项：data_ram.v采用异步读、同步写设计。这意味着prdata在paddr变化后立即更新（组合逻辑），而写操作需等待时钟沿。因此在MEMU.v里，mem_wb_rdata必须用寄存器锁存prdata，否则WBU.v可能采样到不稳定值。你在波形里看到mem_wb_rdata比prdata晚一个周期，就是这一设计的体现。

4. 仿真与调试全流程：从双击run.bat到定位第一条错误指令

4.1 一键仿真脚本详解：run.bat/test.bat/clear.bat如何适配不同工具？

这三个批处理文件是Windows用户的“免配置开关”，其核心是路径无关化与工具自适应：

• run.bat：主入口。它先执行clear.bat清理旧仿真文件，再根据环境变量SIMULATOR选择工具：
• 若SIMULATOR=MODELSIM，则调用vsim -c -do "do sim.do"启动ModelSim命令行模式；
• 若SIMULATOR=QUESTA，则调用questa -c -do "do sim.do"；

• 默认走ModelSim路径。
  关键是sim.do脚本：它用vlib work创建库，vlog编译所有.v文件（按依赖顺序：先global.v，再regs.v、ALU.v…最后cpu_top.v），vsim cpu_top_tb加载测试平台，run -all运行仿真。

• test.bat：自动化验证。它不仅运行仿真，还调用sim_main.exe生成黄金结果，再用fc命令比对sim_out.txt（Verilog输出）与golden_out.txt（C++输出）。只有FC: no differences encountered才显示PASSED。这避免了人工核对波形的误差。

• clear.bat：安全清理。它删除work/目录、transcript文件、sim_out.txt等，但保留self_tests/下的汇编源码和*.hex文件——这是防止误删测试用例的保险丝。

实操技巧：如果你用Questasim，只需在命令行执行set SIMULATOR=QUESTA，再双击run.bat。若遇到vsim: command not found，说明环境变量PATH未包含ModelSim安装路径（如C:\modeltech64_2020.4\win64），此时右键“我的电脑”→“属性”→“高级系统设置”→“环境变量”，在PATH里添加该路径即可。不要手动改run.bat里的路径——那是反模式。

4.2 自测用例深度剖析：add、lw/sw、branch测试如何覆盖核心路径？

self_tests/目录下的汇编用例是检验CPU的“体检表”，每个都针对特定流水线环节：

• add.s：最简功能测试。指令序列li x1, 5; li x2, 3; add x3, x1, x2覆盖IF（取li指令）、ID（译码li的I-type格式）、EX（ALU计算）、WB（写x3）。成功标志是x3=8。它是调试的起点——如果add都通不过，说明基础数据通路（寄存器读写、ALU、写回）有硬伤。

• lw_sw.s：访存路径测试。li x1, 0x1000; li x2, 0x1234; sw x2, 0(x1); lw x3, 0(x1)先写后读，验证data_ram的读写时序、地址生成（ex_mem_alu_out）、数据转发（lw的结果在MEM阶段产生，add在EX阶段要用，需MEM→EX转发）。失败时重点查MEMU.v的mem_wb_rdata是否等于sw写入的值。

• branch.s：控制流测试。li x1, 1; li x2, 2; beq x1, x2, skip; add x3, x1, x2; skip: add x4, x1, x1中，beq因x1!=x2跳转到skip，故x3不应被写入。这验证了IDU.v的分支条件判断、IFIDU.v的PC跳转逻辑、以及流水线冲刷（flush）机制——当beq在ID阶段判定跳转，IF阶段必须丢弃已取的add指令。你在波形里应看到if_pc_reg在beq译码后跳变为skip地址，且后续if_inst_reg不再是add指令。

调试秘籍：当某个测试失败，不要立刻改代码！先做三件事：① 在tb.v里增加$display("CYCLE=%d PC=%h INST=%h RS1=%h RS2=%h RD=%h", $time, pc, inst, rs1_data, rs2_data, rd);打印关键信号；② 在ModelSim里用add wave -position insertpoint sim:/cpu_top_tb/uut/*一键添加所有顶层信号；③ 对照risc_v指令手册中文.pdf第3章，确认指令编码是否与add.bin一致（如li x1,5实际是auipc x1,0; addi x1,x1,5两条指令）。80%的问题源于测试用例加载错误或手册理解偏差。

4.3 中文手册的正确打开方式：如何把PDF变成你的调试字典？

包里的三份中文手册不是装饰品，而是调试时的“活字典”：

• riscv-manual1.pdf：聚焦指令编码细节。当你在波形里看到inst=0x00000013，查手册第22页的I-type格式表，可知opcode=0110011（R-type）、funct3=000（ADD）、rd=00001（x1）、rs1=00000（x0）、rs2=00000（x0）、imm=000000000000（0）——这对应add x1, x0, x0，即x1=0。如果实际x1不是0，问题一定在ALU或写回逻辑。

• RISC-V-Reader-Chinese-v2p1.pdf：强在图示与流程。第4章的“RISC-V整数指令集”用表格列出所有指令的汇编格式、机器码、伪代码。调试branch.s时，对照表中beq的伪代码if (rs1 == rs2) pc = pc + imm，再看波形里rs1_data、rs2_data、imm_i_type的值，就能判断分支条件是否被正确计算。

• risc_v指令手册中文.pdf：胜在时序与异常。第5章“指令时序图”展示了lw指令在五级流水线中的信号变化：IF阶段pc更新，ID阶段rs1读出，EX阶段alu_out生成地址，MEM阶段prdata读出，WB阶段rdata写入寄存器。当你发现lw读出的数据不对，按此图逐级检查各阶段信号，效率提升十倍。

经验之谈：我要求学生调试前，必须用荧光笔在手册上标出当前测试用例涉及的指令页码。比如调试sw，就在risc_v指令手册中文.pdf第15页标出sw rs2, imm(rs1)的格式；调试jal，就在第18页标出jal rd, imm的立即数扩展规则。手册不是用来收藏的，是用来画满批注的。

5. 常见问题与排查技巧实录：那些年我们踩过的坑与填坑指南

5.1 仿真启动失败：vsim无法找到模块或报错“Unknown module”

现象：双击run.bat后，ModelSim窗口闪退，或终端显示Error: (vlog-13069) Module 'xxx' not found。

排查步骤：
1. 检查sim.do文件中vlog命令的文件列表顺序。必须确保global.v在最前（定义全局参数），riscv_define.v次之（定义指令编码），然后是regs.v、ALU.v等基础模块，最后是cpu_top.v。如果cpu_top.v在global.v之前编译，REG_WIDTH未定义会导致全盘报错。
2. 确认路径中无中文或空格。Windows下C:\RISC-V CPU\工程包\这样的路径，空格会导致vlog命令截断。解决方案：将包解压到C:\riscv_cpu\（纯英文无空格）。
3. 检查cpu_top.v的include语句。必须是`include "global.v"`，而不是include "./global.v"或`include “C:/riscv_cpu/global.v”`——相对路径更可靠。

根本原因：Verilog编译是顺序依赖的，模块A引用模块B，B必须在A之前编译。这个包的Makefile里vlog命令已按依赖拓扑排序，但手动运行时容易出错。

5.2 波形显示异常：PC不递增、指令全为0、寄存器值不更新

现象：仿真运行后，pc信号恒为00000000，inst全为xxxxxxxx，x1等寄存器值不变。

排查步骤：
1. 检查复位信号rst_n。在波形里添加rst_n，确认它在仿真开始时为低电平（0）持续至少2个周期，然后拉高（1）。如果rst_n一直是1，CPU处于未复位状态，所有寄存器保持初始值。
2. 检查ins_rom.v的初始化。打开ins_rom.v，确认initial begin $readmemh("self_tests/add.hex", mem); end路径正确。如果add.hex文件不在self_tests/目录，或路径名大小写错误（Windows不敏感，但Linux敏感），mem数组全为0，导致inst全0。
3. 检查时钟clk。添加clk波形，确认它是稳定的50MHz方波（周期20ns）。如果clk为常量或频率不对，整个流水线停滞。

避坑技巧：在tb.v里强制初始化关键信号：

initial begin clk = 0; rst_n = 0; #20 rst_n = 1; // 复位20ns后释放 end always #10 clk = ~clk; // 10ns周期，即50MHz

这样比依赖$readmemh更可控。

5.3 功能验证失败：test.bat显示FAILED，但波形看似正常

现象：test.bat输出FAILED，但波形里pc、inst、x1等信号变化符合预期。

排查步骤：
1. 查看sim_out.txt文件内容。它记录了$monitor打印的所有信号。对比golden_out.txt，找出第一个差异行。常见原因是x0寄存器被意外写入——RISC-V规定x0恒为0，但WBU.v若未屏蔽rd==0的写操作，x0会被覆盖。
2. 检查WBU.v的写使能逻辑。必须有assign wb_reg_we = (wb_mem_to_reg && (wb_mem_rd != 0)) || (!wb_mem_to_reg && (wb_ex_rd != 0));，确保rd==0时不写x0。
3. 验证sim_main.cpp的黄金结果。用记事本打开golden_out.txt，确认x0=00000000恒成立。如果C++模拟也写了x0，说明sim_main.cpp的寄存器写入逻辑有bug。

独家技巧：在test.bat里临时添加pause命令，在FAILED后暂停，手动用fc sim_out.txt golden_out.txt逐行比对。你会发现差异往往在x0或pc的某个特定周期——这比看波形快十倍。

5.4 扩展开发障碍：如何添加新指令（如sll）或新外设（如UART）？

添加sll指令（逻辑左移）：
1. 修改riscv_define.v，在ALU_OP枚举中增加sll（如ALU_SLL = 4'd8）。
2. 修改IDU.v，在case (funct3)中为3'b001（SLL的funct3）添加分支，设置alu_op_sel = ALU_SLL。
3. 修改ALU.v，在case (alu_op_sel)中为ALU_SLL添加alu_out = alu_a << alu_b[4:0];（注意只取alu_b低5位，符合RISC-V规范）。
4. 更新self_tests/下的测试用例，添加sll x1, x2, x3指令。

添加UART外设：
1. 在bus_addr_dec.v中新增地址段：32'h0000_2000到32'h0000_2fff分配给UART。
2. 在bus_slave_mux.v中增加uart_cs_n分支，并连接uart_prdata到prdata。
3. 在cpu_top.v中例化UART模块，连接paddr、pwdata、prdata、psel、penable、pready信号。
4. 编写UART的Verilog模型（可简化为FIFO+寄存器），实现write（发送）和read（接收）功能。

最后提醒：所有扩展必须遵循“先仿真后综合”原则。添加sll后，先用test.bat验证self_tests/sll.s通过，再考虑上板。我见过太多学生直接烧FPGA，结果发现sll的移位位数错了，浪费半天时间。

6. 教学与二次开发建议：如何把这个包变成你的专属CPU实验平台

这个包的价值，远不止于“跑通几个测试”。它是一块可塑性强的“硅基画布”，我建议你按以下路径深度利用：

6.1 教学演示进阶：从静态波形到动态可视化

单纯看波形对学生太抽象。我改造了tb.v，加入$fdisplay实时输出寄存器状态：

always @(posedge clk or negedge rst_n) begin if (!rst_n) begin for (integer i=0; i<32; i=i+1) reg_dump[i] <= 32'h0; end else if (wb_reg_we) begin reg_dump[wb_reg_rd] <= wb_reg_wdata; $fdisplay(fd, "CYCLE %0d: x%d = %h", $time/20, wb_reg_rd, wb_reg_wdata); end end

配合Python脚本解析reg_dump.txt，生成GIF动图展示寄存器变化。学生看到x1从0变5再变8，比看一百行波形更直观。

6.2 二次开发路线图：从教学到科研的跃迁

• 短期（1周）：实现mul指令。修改ALU.v加入乘法器（可用*运算符），在IDU.v中识别funct7=0x01的mul指令。这是理解RISC-V扩展指令集的最佳入口。
• 中期（2周）：添加中断控制器。在cpu_core.v中增加irq_in输入，在IDU.v中插入mret指令支持，在WBU.v中实现mepc寄存器保存。这让你的CPU具备实时操作系统基础。
• 长期（1月）：移植LiteX SoC。用这个CPU替换LiteX中的VexRiscv核，接入SDRAM、SPI Flash。这时你已从CPU设计者，升级为SoC架构师。

我的体会：这个包最珍贵的不是代码，而是设计决策的透明性。比如cpu_top.v里为何用wire [31:0] pc;而不是reg [31:0] pc;？因为PC是组合逻辑生成的（pc_next = ...），用wire更符合硬件本质。这种细节，文档不会写，但代码会说话。当你读懂每一处wire与reg的选择，你就真正入门了。

这个RISC-V五级流水线工程包，不是终点，而是你数字世界探索的起点。它不承诺“一键生成博士论文”，但保证“每一步都有迹可循”。现在，关掉这个页面，打开ModelSim，双击run.bat——当第一行PASSED出现在终端，你就已经站在了CPU设计者的起跑线上。

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简介：提供一套可直接上手的RISC-V五级流水线CPU完整工程，包含cpu_top.v及IFIDU、IDU、ALU、CU、regs、ins_rom、data_ram等全部RTL模块，信号命名清晰、层级结构分明，支持取指、译码、执行、访存、写回全流程理解。配套测试平台（tb.v、module_tb.v）、C++仿真主程序（sim_main.cpp）和Windows批处理脚本（run.bat/test.bat/clear.bat），适配ModelSim/Questasim/VCS等主流工具，开箱运行即可验证add、lw/sw、branch等基础指令功能。内置多份权威中文RISC-V手册（riscv-manual1.pdf、RISC-V-Reader-Chinese-v2p1.pdf、risc_v指令手册中文.pdf），以及CPU结构图（CPU.png）、总线地址译码（bus_addr_dec.v）、从设备选择器（bus_slave_mux.v）等关键支撑模块。所有代码带详细注释，无冗余逻辑，已用于高校课程设计与毕设实践，方便教学演示、功能调试与后续扩展开发。

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