企业官网建设流程全解析

1. 项目概述：深入PowerPC e300中断处理的内核

在嵌入式系统和实时操作系统的开发中，中断处理机制是连接硬件事件与软件响应的生命线。它决定了系统能否对外部世界的“敲门声”做出及时、准确的回应。如果你正在为基于PowerPC e300核心的工控主板、网络处理器或汽车ECU编写底层驱动或操作系统内核，那么理解其中断处理的每一个细节，就不再是纸上谈兵，而是关乎系统稳定性和实时性的硬核技能。

e300核心作为PowerPC架构在嵌入式领域的经典代表，其中断机制既继承了PowerPC的精髓，又针对嵌入式实时性需求做了深度优化。它不像一些简单的微控制器那样，仅提供一个中断向量表了事。相反，它提供了一套完整的、可编程的、且支持优先级嵌套的状态保存与恢复体系。这其中，MSR（Machine State Register，机器状态寄存器）是控制中枢，SRR0/SRR1和CSRR0/CSRR1是常规与关键中断的“时光机”，而SPRG0-SPRG7这八个特殊功能寄存器，则是操作系统开发者为快速现场保存预留的“秘密武器”。

很多开发者初次接触PowerPC手册时，面对数十个寄存器位和复杂的处理流程，容易感到无从下手。本文将从一个一线嵌入式开发者的视角，带你穿透手册中冰冷的表格和描述，聚焦于CSRR1、MSR关键位以及SPRG寄存器的实战用法，拆解e300中断从发生到返回的完整生命周期。我会结合自己踩过的坑，告诉你哪些位必须关注，SPRG寄存器如何分配才能既安全又高效，以及如何编写一个既快又稳的第一级中断处理程序。无论你是正在移植RTOS到e300平台，还是需要优化现有中断服务的延迟，这里的细节都至关重要。

2. 核心机制解析：中断处理的硬件自动流程

在深入寄存器细节之前，我们必须先建立起对e300中断处理硬件流程的宏观认知。这不是软件可以随意更改的，而是由核心硬件固化的行为。理解这个“自动驾驶”流程，是后续进行软件干预和优化的基础。

2.1 中断响应的硬件“自动驾驶”流程

当一个中断条件被触发（例如外部引脚电平变化、定时器递减到零、或是一条非法指令被执行），并且该中断类型在当前MSR设置下是“使能”的，处理器并不会立刻跳转到你的中断服务程序。它首先要完成一个高度自动化的“现场保护”动作，这个过程对软件完全透明，但决定了中断服务程序开始执行时的初始环境。

第一步：抢占点的确定与指令边界e300核心采用精确中断模型。这意味着中断总是在一条指令执行完毕后才会被响应，绝不会打断一条指令的执行过程（除了一些极特殊的异步中断，如复位）。硬件会确保当前正在退休（Retire）的指令及其之前的所有指令的效果（如寄存器更新、内存写入）都已经完成。这为中断服务程序提供了一个非常清晰的、一致的起点，避免了半条指令状态的保存与恢复这种噩梦般的场景。对于写缓存、流水线深度超标量的e300核心，这个“完成”可能涉及冲刷流水线、等待存储队列（Store Queue）排空等操作，这些都由硬件默默完成。

第二步：关键状态的自动保存这是核心所在。硬件会自动将两样最关键的东西保存起来：

1. 返回地址：即将执行的下一条指令的地址。这个地址被保存到SRR0（对于大多数中断）或CSRR1（对于关键中断）。
2. 机器状态：中断发生瞬间的MSR寄存器内容。这包括了处理器模式（用户态/监管态）、中断使能位（EE）、地址翻译使能位（IR/DR）等关键信息。这些状态被保存到SRR1或CSRR1。

这里有一个至关重要的细节：SRR1和CSRR1保存的MSR内容并非完全一致。SRR1只保存MSR的位5-9和位16-31。而CSRR1则保存MSR的位0-31（即全部32位）。这个差异源于关键中断（Critical Interrupt）需要保存更完整的上下文，以实现更快速、更可靠的响应。我们会在后面详细讨论CSRR1。

第三步：MSR的强制切换与跳转保存完现场后，硬件会立即根据中断类型，强制将MSR设置为一个已知的、安全的“中断上下文”状态。这个新状态通常（但不总是）包含：

• MSR[PR]=0：强制切换到监管态（Supervisor Mode），以便执行特权指令。
• MSR[EE]=0：关闭外部中断。这是一个关键的保护机制，防止中断服务程序被自身嵌套打断，除非你显式重新打开它。
• MSR[IR]=0, MSR[DR]=0：关闭指令和数据地址翻译。这意味着中断处理程序最初的几条指令将在实地址模式下运行，使用物理地址。这是因为页表或块地址转换（BAT）寄存器可能处于不一致状态，关闭翻译可以确保中断向量总能被正确访问。
• 其他位如FE0/FE1（浮点异常模式）、CE（关键中断使能）等，会根据中断类型被清零或保持。

随后，处理器根据中断向量偏移量（例如，外部中断是0x00500）和MSR[IP]位决定的基地址（0x00000000 或 0xFFF00000），计算出中断服务程序的入口地址，并开始从那里取指执行。

第四步：软件接管与现场恢复从此，控制权交给软件编写的中断服务程序。程序需要保存其他通用寄存器（GPRs）、浮点寄存器等，处理中断事件，最后通过rfi（或rfci）指令返回。rfi指令会从SRR1恢复MSR，并从SRR0恢复程序计数器（PC），从而让被中断的程序仿佛什么都没发生过一样继续执行。

注意：硬件自动保存的只有SRR0/1（或CSRR0/1）和切换MSR。所有其他寄存器的保存（GPR, FPR, CR, LR, CTR等）必须由软件在中断服务程序中完成。这是编写中断处理程序的第一要务，忘记保存寄存器会导致返回后程序状态崩溃。

2.2 关键中断与普通中断的分野

e300核心引入了一个“关键中断”（Critical Interrupt）的概念，这是其实时性的一个重要体现。你可以把它理解为一个拥有更高优先级、更快速响应通道的中断。

• 寄存器对不同：关键中断使用独立的CSRR0和CSRR1来保存返回地址和机器状态，而不是共享的SRR0/SRR1。这意味着即使普通中断正在处理中，关键中断也能保存自己的上下文，而不会破坏普通中断的返回现场。
• 使能控制不同：关键中断的使能由MSR[CE]位单独控制。即使MSR[EE]=0（普通外部中断被屏蔽），只要MSR[CE]=1，关键中断依然可以被响应。
• 返回指令不同：关键中断服务程序必须使用rfci指令返回，该指令从CSRR0/1恢复状态。使用rfi返回会导致错误。
• 保存状态更完整：如前所述，CSRR1保存了MSR的全部32位，而SRR1只保存了部分。这为关键中断处理程序提供了更完整的原始上下文。

这种设计允许系统设计者将最紧急、最不能延迟的任务（如电源故障检测、最高优先级的网络报文到达）分配给关键中断，确保其响应不受其他中断处理延迟的影响。

3. 寄存器深度剖析：MSR、CSRR1与SPRG

理解了宏观流程，我们再来显微镜下观察这三个核心组件。手册中的表格是死的，但理解每个位背后的意图，才能让你在编程时游刃有余。

3.1 MSR：处理器的状态总开关

MSR是一个32位的监管态寄存器，它是整个处理器运行状态的“仪表盘”。当中断发生时，硬件和软件对MSR的操作，直接决定��处理器的行为模式。

中断发生时的硬件自动设置当中断被响应，硬件在跳转到中断向量前，会强制设置MSR的某些位。表5-10是绝对的金科玉律，必须熟记。我们挑几个最关键的看：

• PR (位17)：总是被清零。这意味着所有中断服务程序都起始于监管态。你有权执行任何特权指令，如访问系统寄存器（mtspr/mfspr）、修改页表等。
• EE (位16)：总是被清零。这就是所谓的“中断自动屏蔽”。硬件帮你关掉了外部、系统管理和递减器中断，防止中断嵌套。如果你的中断服务程序执行时间很长，并且允许被更高优先级中断打断，你必须在保存必要上下文后，手动用mtmsr指令重新置位EE。
• IR (位26) & DR (位27)：总是被清零。地址翻译被关闭，中断处理程序起始代码运行在实地址模式。这保证了即使MMU配置错误或TLB缺失，最基础的中断向量代码也能被访问。通常，在中断处理程序初始化部分，在建立了安全的运行环境（例如设置了临时栈）后，你需要重新开启IR/DR来使用虚拟内存。
• LE (位31)：被设置为ILE (位15)的值。ILE是“中断小端模式”位。这意味着中断服务程序的字节序（Endianness）由ILE决定，而不是由被中断程序的LE决定。这允许系统用一种统一的字节序（比如大端）运行操作系统内核和中断处理程序，即使用户程序是小端的。

软件必须关注的几个关键控制位除了硬件设置的位，软件需要通过mtmsr指令来操作MSR，以控制处理器的行为：

• EE (位16)：外部中断使能。这是你控制中断嵌套的主要开关。mtmsr指令本身不是上下文同步的，所以在修改EE位后，强烈建议紧跟一条isync指令，确保后续指令在新的中断屏蔽状态下被取指。
• RI (位30)：可恢复中断位。这是一个容易被忽略但极其重要的位。它指示当前上下文是否处于一个“可恢复”状态。当RI=1时，表示处理器的关键状态（如GPRs, SRR0/1等）是有效的，如果此时发生机器检查（Machine Check）或系统复位（System Reset）中断，处理器有可能在中断处理后恢复之前的执行。操作系统在中断处理程序的开头，在保存了足够的状态（例如将GPRs压栈）后，应立即设置MSR[RI]=1。在中断返回前，再清除它。
• CE (位24)：关键中断使能。如果你使用了关键中断特性，需要在系统初始化时打开此位。
• ME (位19)：机器检查中断使能。在系统初始化完成后，应尽快设置此位。否则，发生总线错误等严重情况时，处理器将直接进入检查停止（Checkstop）状态，而非触发一个可处理的机器检查中断。

实操心得：修改MSR的mtmsr指令需要特别小心。尤其是修改POW（电源管理）位时，手册明确要求必须单独修改该位，且后面必须跟一条上下文同步指令（如isync）。一个常见的做法是，不要直接mtmsr一个立即数，而是先用mfmsr读出当前值，在软件中修改特定位，再写回。对于EE、RI这类频繁操作的位，可以封装成函数。

3.2 CSRR1：关键中断的完整上下文快照

CSRR1（Critical Save/Restore Register 1）是SRR1的“增强版”，专用于关键中断。图5-4展示了它的格式——一个简单的32位寄存器。

它与SRR1的核心区别在于保存的范围：

• SRR1：保存MSR[16:31]和MSR[5:9]。它丢失了MSR的低5位（0-4）和10-15位。这些位中可能包含一些实现特定的、或与中断处理不直接相关的状态。
• CSRR1：保存MSR[0:31]，即完整的MSR。

这意味着，通过rfci指令从关键中断返回时，处理器的状态能够被完全复原到中断发生的那一刻，包括那些SRR1未保存的位。这对于需要绝对确定性的关键任务至关重要。例如，某些实现特定的电源状态位（POW）或临时GPR重映射位（TGPR）的状态得以保留。

使用场景：假设你的系统有一个最高优先级的“看门狗喂狗”中断，它必须在任何情况下，甚至在操作系统内核严重繁忙或部分损坏时都能得到响应。你将这个中断配置为关键中断。那么，即使普通中断处理程序正在运行且状态复杂，关键中断也能利用CSRR0/1完整保存自己的现场，执行喂狗操作，并通过rfci完美返回，丝毫不影响被它打断的普通中断的后续恢复。

3.3 SPRG0-SPRG7：操作系统的快速暂存区

SPRG（Special-Purpose Register General-purpose）寄存器是8个（SPRG0-SPRG7）监管态可读写的特殊寄存器。手册表5-7描述的是“常规用法”，但这并非硬性规定，而是Freescale（现NXP）推荐的最佳实践，被大多数PowerPC操作系统（如Linux for PowerPC的早期版本、VxWorks、QNX等）所遵循。

为什么需要SPRG？在中断发生时，你需要通用寄存器（GPR）来执行保存和恢复其他寄存器的操作（比如将GPRs的值存到内存栈上）。但如果你直接使用某个GPR（比如r3），就会破坏该寄存器中原有的、属于被中断程序的值。虽然你可以先把这个GPR的值保存到内存，但这需要先有一个可用的基址寄存器来寻址内存，这就成了“先有鸡还是先有蛋”的问题。

SPRG寄存器就是解决这个问题的钥匙。它们在用户态下不可访问，只有监管态代码（如中断处理程序、系统调用）才能使用。因此，其内容不会被子程序或用户程序破坏，是保存临时数据的理想场所。

推荐的分配方案（基于e300手册）：

• SPRG4：第一级中断处理程序的私有内存区基址。这是最重要的一个约定。操作系统为每个处理器核心分配一小块独一无二的内存区域（例如，每核4KB），用于中断的紧急现场保存。SPRG4就保存这块内存的物理地址。因为中断开始时IR/DR=0，只能使用物理地址。
• SPRG5：第一级中断处理程序的临时 Scratch 寄存器。中断处理程序可以先把一个即将被使用的GPR（例如，r1作为栈指针）的值临时保存到SPRG5中，然后放心地使用那个GPR（例如，从SPRG4加载内存区基址到r1），再用r1作为基址，将SPRG5中保存的值和其他GPRs存到SPRG4指向的内存中。
• SPRG0-SPRG3, SPRG6-SPRG7：操作系统自由使用。通常用于保存一些全局性的、每个CPU核心一份的指针或数据。例如，Linux内核常将SPRG0用于指向当前进程的thread_info结构，SPRG1用于保存异常栈指针等。

第一级中断处理程序示例片段（汇编伪代码）：

/* 假设中断向量跳转至此 */ first_level_int: /* 步骤1：使用SPRG5临时保存r1 */ mtspr SPRG5, r1 /* 步骤2：从SPRG4加载本核私有内存区基址到r1 */ mfspr r1, SPRG4 /* 步骤3：将其他GPRs保存到r1指向的内存区 */ stw r0, 0x100(r1) stw r2, 0x104(r1) /* ... 保存r3-r31 ... */ /* 注意：此时r1已被用作基址，原始值在SPRG5中 */ /* 步骤4：现在可以安全地使用所有GPRs了，调用C语言中断处理函数 */ /* 首先恢复原始栈指针（如果需要的话） */ mfspr r1, SPRG5 addi r1, r1, -STACK_FRAME_SIZE /* 建立C栈帧 */ bl c_interrupt_handler /* 步骤5：从中断返回，恢复现场 */ /* ... 从内存恢复GPRs ... */ mfspr r1, SPRG4 lwz r0, 0x100(r1) lwz r2, 0x104(r1) /* ... 恢复r3-r31 ... */ /* 最后恢复原始的r1 */ mfspr r1, SPRG5 rfi /* 或 rfci */

这个模式确保了在中断入口最开始的几条指令内，就能安全地获得一个可用的内存基址，从而快速保存现场，将中断延迟降到最低。

避坑指南：务必在操作系统初始化期间，为每个核心正确初始化SPRG4的值。如果多个核心的SPRG4指向同一块内存，当中断同时发生时，它们会互相覆盖对方的保存区，导致系统崩溃。这块内存通常是在内核数据区中为每个CPU核心静态分配的。

4. 中断处理程序实战：从入口到返回

理论最终要服务于实践。下面我们构建一个典型的外部中断处理程序的框架，并融入之前讨论的所有细节。

4.1 第一级中断处理程序（汇编层）的设计

第一级处理程序通常用汇编编写，目标是极速保存现场，然后跳转到更易编写的C语言函数进行具体处理。

1. 入口现场保存这是最关键的阶段，目标是在使用任何GPR之前，先把它们存起来。

/* 外部中断向量入口 (假设向量偏移0x500， IP=0) */ . = 0x500 external_int_vector: /* 1. 立即保存r0, r3-r12到SPRG4指向的区域 (Volatile Registers) */ mtspr SPRG5, r3 /* 先用SPRG5保存一个临时寄存器r3 */ mfspr r3, SPRG4 /* r3 = 本核私有保存区基址 */ stw r0, SAVE_R0(r3) stw r4, SAVE_R4(r3) /* r3已被占用，从r4开始存 */ stw r5, SAVE_R5(r3) /* ... 保存r6-r12 ... */ mfspr r4, SPRG5 /* 将SPRG5中原始的r3值恢复到r4暂存 */ stw r4, SAVE_R3(r3) /* 现在保存原始的r3 */ /* 注意：此时r3是基址，r4是临时值，r0, r5-r12已保存 */ /* 2. 保存非易失寄存器r14-r31 (如果C函数会用到) */ /* 通常第一级处理程序很短，直接调C，由C函数负责保存这些 */ /* 3. 保存CR, LR, CTR, XER等重要寄存器 */ mfcr r4 stw r4, SAVE_CR(r3) mflr r4 stw r4, SAVE_LR(r3) mfctr r4 stw r4, SAVE_CTR(r3) mfxer r4 stw r4, SAVE_XER(r3) /* 4. 设置“可恢复”状态 */ mfmsr r4 ori r4, r4, MSR_RI /* 设置RI位 */ mtmsr r4 isync /* 5. 建立C运行环境：设置栈指针 */ /* 假设每个核心有一个独立的内核栈，其指针保存在一个全局变量或SPRG中 */ lis r1, kernel_stack_pointer@ha lwz r1, kernel_stack_pointer@l(r1) addi r1, r1, -C_FRAME_SIZE /* 分配栈帧 */ /* 6. 跳转到C语言中断处理函数 */ /* 将中断向量号或原因寄存器内容作为参数传递 */ li r3, EXTERNAL_INT_VECTOR bl external_interrupt_handler /* 7. 中断返回路径 */

2. 设置可恢复状态（MSR[RI]）如之前强调，在保存了足够状态（至少GPRs和链接寄存器）后，应立即设置MSR[RI]=1。这行代码（ori r4, r4, MSR_RI）必须在任何可能触发机器检查或复制的操作（如访问可能无效的内存）之前执行。一旦设置了RI，即使后续处理中发生严重错误，系统也有机会记录错误并尝试恢复，而不是直接宕机。

4.2 C语言中断服务例程的要点

C函数external_interrupt_handler可以安全地使用栈和非易失寄存器。

/* C语言中断处理函数示例 */ void external_interrupt_handler(int vector) { /* 1. 读取中断控制器状态，确认中断源 */ uint32_t irq_status = read_interrupt_controller_status(); /* 2. 根据中断源，分发给具体的设备驱动ISR */ if (irq_status & TIMER_IRQ_MASK) { timer_isr(); } if (irq_status & UART_IRQ_MASK) { uart_isr(); } // ... 处理其他中断源 /* 3. 向中断控制器发送EOI (End of Interrupt) */ write_interrupt_controller_eoi(irq_status); /* 4. 如果需要，重新使能外部中断 (MSR[EE]=1) */ /* 注意：这取决于你的中断处理策略（嵌套或非嵌套） */ /* enable_external_interrupts(); */ }

在C函数中，你可以方便地访问设备寄存器、处理数据、唤醒任务等。切记：在中断上下文中，应避免调用可能引起阻塞或调度的函数（如malloc、printf（无锁版本除外）、sleep）。保持中断服务程序短小精悍。

4.3 中断返回与现场恢复

从C函数返回后，控制流回到汇编部分，需要逆向执行保存操作：

/* 从C函数返回后 */ /* 1. 恢复重要寄存器 */ lwz r4, SAVE_XER(r3) mtxer r4 lwz r4, SAVE_CTR(r3) mtctr r4 lwz r4, SAVE_LR(r3) mtlr r4 lwz r4, SAVE_CR(r3) mtcr r4 /* 2. 恢复非易失寄存器r14-r31 (如果之前保存了) */ /* ... */ /* 3. 恢复易失寄存器r3-r12, r0 */ lwz r4, SAVE_R3(r3) /* 注意：r3是基址寄存器，必须最后恢复 */ lwz r0, SAVE_R0(r3) lwz r5, SAVE_R5(r3) /* ... 恢复r6-r12 ... */ /* 现在可以恢复r4了，但r3还要用 */ mtlr r4 /* 先把原始r3值暂存到LR，因为LR已恢复 */ lwz r4, SAVE_R4(r3) /* 恢复r4 */ mfspr r3, SPRG4 /* 重新加载基址到r3，用于恢复r2 */ lwz r2, SAVE_R2(r3) mflr r3 /* 最后，恢复原始的r3 */ /* 4. 清除“可恢复”状态，准备返回 */ mfmsr r4 andi. r4, r4, ~MSR_RI /* 清除RI位 */ mtmsr r4 isync /* 5. 执行rfi返回 */ rfi

恢复顺序需要精心设计，确保在恢复一个寄存器时，不会覆盖掉还需要用来寻址其他保存值的寄存器。通常的策略是最后恢复作为基址寄存器的那个GPR（本例中是r3）。

5. 高级话题与疑难排查

掌握了基础框架后，一些高级特性和常见陷阱决定了你的中断系统是否真正健壮。

5.1 中断嵌套与优先级管理

e300核心本身不提供硬件中断优先级仲裁。中断的优先级由外部中断控制器（如MPC8xxx系列集成的EPIC，或外部的PIC）决定。处理器只是响应最高优先级的中断请求。

实现软件中断嵌套：

1. 非嵌套（默认）：中断入口时MSR[EE]=0，所有后续外部中断被屏蔽。直到当前ISR执行rfi返回前，都不会响应新中断。简单，但实时性差。
2. 嵌套：在ISR保存完现场并设置RI后，手动置位MSR[EE]。这样更高优先级的中断可以打断当前ISR。你必须确保：
   • 每个中断等级使用独立的栈或保存区，防止上下文互相覆盖。
   • 嵌套深度可控，避免栈溢出。
   • 在退出每个ISR层前，要正确恢复EE位状态（通常保持为1，直到最外层ISR返回前才清零）。

关键中断天然拥有最高优先级，它可以打断任何普通中断（即使其EE=0）。关键中断的处理程序绝不能重新使能EE位去响应普通中断，否则会破坏其“关键”的意义。

5.2 机器检查与可恢复性

机器检查中断是处理总线错误、ECC错误等严重硬件错误的最后防线。其行为严重依赖MSR[ME]位。

• MSR[ME]=1：发生总线错误（如tea信号）时，触发机器检查中断。SRR0指向出错的指令地址，SRR1的位10-15指示错误原因（缓存奇偶校验、传输错误、数据/地址奇偶校验等）。这是一个可处理的中断。ISR可以记录错误、尝试恢复或安全停机。
• MSR[ME]=0：发生总线错误时，处理器直接进入检查停止状态。时钟停止，处理器冻结，只能通过复位重启。这是不可恢复的灾难性故障。

因此，在系统初始化后期，务必设置MSR[ME]=1。同时，如前所述，在普通中断处理程序中尽早设置MSR[RI]=1，为潜在的机器检查中断提供恢复的可能性。

5.3 常见问题与调试技巧

问题1：中断触发后，程序跑飞或进入不可预知的状态。

• 排查：
  1. 现场保存/恢复不完整或顺序错误：这是最常见原因。用调试器在中断入口和出口设置断点，单步跟踪汇编代码，检查每个GPR、CR、LR、CTR、XER的值是否被正确保存和恢复。特别注意r0, r1, r2, r3, r12这些在ABI中角色特殊的寄存器。
  2. SPRG4未初始化或初始化错误：确认每个核心的SPRG4指向一块独立、可写、对齐的内存区域。在初始化代码中打印或通过调试器查看SPRG4的值。
  3. 栈指针设置错误：在跳转到C函数前，栈指针（r1）必须指向一个有效的、足够大的内存区域。检查kernel_stack_pointer的初始化。

问题2：中断响应延迟过长。

• 排查：
  1. 第一级处理程序过长：用性能分析工具或计时器测量从向量入口到C函数第一条指令的时间。优化汇编代码，减少不必要的存储指令。考虑是否所有GPR都需要保存？对于非常短、简单的ISR，可能只需要保存少数几个寄存器。
  2. C函数ISR中执行了慢速操作：避免在ISR中进行复杂计算、字符串处理或可能阻塞的调用。将非紧急任务推送到下半部（Bottom Half）或任务中处理。
  3. 中断被长时间屏蔽：检查在非ISR代码中是否有长时间关中断（MSR[EE]=0）的操作。

问题3：关键中断不工作。

• 排查：
  1. MSR[CE]位未使能：在初始化代码中确认已置位CE。
  2. 使用了错误的返回指令：关键中断ISR必须用rfci返回，而不是rfi。
  3. 中断控制器配置：确认该中断源被配置为触发关键中断，而非普通外部中断。

调试工具：

• 处理器跟踪与调试模块：许多e300核心集成了JTAG和Nexus调试接口，可以设置硬件断点、观察点，甚至非侵入性地跟踪指令流，是定位中断问题的最强武器。
• 性能计数器：使用性能计数器监测中断发生次数、周期数，量化延迟。
• GPIO翻转：在中断入口和出口用GPIO引脚输出高低电平，用示波器测量脉冲宽度，这是测量中断延迟最直接、可靠的方法。

编写稳健的中断处理代码，需要对硬件机制有透彻的理解，并辅以严谨的编程习惯和有效的调试手段。从正确初始化SPRG和MSR开始，精心设计汇编入口/出口，保持C函数简洁，并始终考虑可恢复性，你就能在e300平台上构建出响应迅速、稳定可靠的中断系统。