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1. 项目概述

在公钥密码学的硬件实现领域，性能与面积的权衡是一个永恒的课题。椭圆曲线密码（ECC）因其在同等安全强度下所需的密钥长度远短于RSA，已成为现代安全协议（如TLS、数字签名）的基石。而在ECC的核心运算——点标量乘法中，模平方操作占据了相当大的计算比重。如果你曾尝试设计或优化一个ECC协处理器，一定会对模乘法器的庞大面积和关键路径延迟印象深刻。一个直观的想法是：既然平方是乘法的特例，两个操作数相同，其计算过程必然存在冗余，能否设计一个专用的“平方器”来替代通用的“乘法器”，从而在速度和面积上获得双重收益？这正是我们今天要深入探讨的主题。

传统的硬件设计往往直接复用模乘法单元来执行平方运算，这无疑是一种资源浪费。本文要分享的，正是我们团队针对有限域GF(p)上椭圆曲线密码设计的一种高性能、低面积的专用模平方算法及其硬件实现方案。我们从一个最基础的数学观察出发：平方运算的部分积矩阵是对称的。基于此，我们发展了一套“相同项合并与逻辑组合”方法，成功将部分积数量削减了近一半。更进一步，我们设计了一种能够同时完成部分积累加和模约减的算法架构，并在电路层面利用特定素数的性质进行了大幅简化。最终，在0.13µm CMOS工艺下，一个256位的模平方运算仅需0.36微秒和17200个逻辑门，在性能与面积之间取得了出色的平衡。接下来，我将从设计思路、算法核心、电路实现细节以及实际踩坑经验四个方面，为你完整拆解这个方案的来龙去脉。

2. 核心思路与算法设计拆解

2.1 从通用乘法到专用平方的优化契机

要理解我们的优化，首先要看清通用乘法与平方运算的根本区别。假设我们有一个m位的操作数A，其二进制表示为 $A = \sum_{i=0}^{m-1} a_i \cdot 2^i$。一个标准的m位乘法 $A \times B$ 会产生 $m \times m$ 个部分积（partial products），每个部分积是 $a_i \cdot b_j$。而平方运算 $A^2$ 中，$B = A$，因此部分积矩阵变成了关于主对角线对称的矩阵。

这个对称性就是优化的黄金钥匙。在对称矩阵中，非对角线上的项 $a_i a_j$ 和 $a_j a_i$ 是相等的。在硬件实现中，计算并累加两个相同的项是纯粹的冗余。我们的第一个目标，就是消除这种冗余。通过数学推导（具体过程见原论文公式(1)-(3)），我们可以将平方运算 $A^2$ 重新表述为： $$A^2 = \sum_{i=0}^{m-1} a_i \cdot 2^{2i} + \sum_{k=1}^{2m-3} \left( \left( \sum_{\substack{i+j=k \ 0 \leq i < j < m}} a_i a_j \right) \cdot 2^{k+1} \right)$$

这个形式已经比原始的 $m^2$ 个部分积简化了。对于m=8的情况，部分积数量从64个减少到了36个，节省了约43.75%的计算量。理论上的减少比例由公式 $\frac{1}{2} - \frac{1}{4m}$ 给出，当m较大时，趋近于50%。但这仅仅是理论上的简化，其表达式并不直接适合硬件实现。

2.2 关键突破：部分积压缩与硬件友好型变换

上述简化形式在硬件上仍然不够高效，因为它涉及不同权重下多个项的求和。我们的核心创新在于引入了第二个变换，使其变得“硬件友好”。我们利用了这样一个逻辑关系： $$(a_i \overline{a_{i+1}})2^j + a_{i+1}2^j = (a_i a_{i+1})2^{j+1} + (\overline{a_i} a_{i+1})2^j$$ 这里，$a_i a_{i+1}$ 表示逻辑与操作，$\overline{a_i}$ 表示逻辑非。

这个变换的精妙之处在于，它将同一列中两个可能存在的部分积（例如 $a_7 a_6$ 和 $a_7$）的加法，转换为了一个进位位和一个和位，这正好对应了硬件中全加器（Full Adder）的行为。通过系统性地应用这个变换，我们可以将简化后的部分积矩阵（如m=8时的36个项）进一步压缩成仅由4个“压缩部分积”向量（P3, P2, P1, P0）和少数几个校正项（C0, C1, C2）组成的集合。

为什么这是决定性的？因为经过压缩后，部分积的数量从m个（在简化形式中）变成了大约 m/2 个。这意味着后续负责累加这些部分积的加法器阵列的规模可以减半。在硬件中，加法器（尤其是进位保留加法器CSA树）是面积和延迟的主要贡献者。规模减半直接带来了面积的大幅下降和关键路径的缩短。

2.3 算法核心：同时进行的累加与模约减

算法的高效性不止于压缩。在模运算中，完成大数平方后，还需要进行模p约减，即计算 $A^2 \mod p$。传统方法是先计算完整的平方结果T（一个最多2m位的数），再计算 $T \mod p$。这是一个串行过程，且模约减本身也是一个复杂的操作。

我们的算法（对应原论文Algorithm 1）最巧妙的地方在于将累加和约减交织在一起、同时进行。其核心思想类似于Montgomery模乘中的流水线思想，但针对平方操作进行了特化。

算法概要如下：

1. 初始化累加器U为0。
2. 从最高位的压缩部分积开始，依次将其与当前的U相加。
3. 关键步骤：在每次加法后，我们观察U的最高几位（例如3位），根据其值，立即加上一个与模数p的补数相关的项 $4(z_3 \cdot 4p_b + z_2 \cdot 2p_b + z_1 \cdot p_b)$。这里的 $p_b$ 是素数p的二进制补数。这个操作的目的，是逐步地将中间结果“推”向模p的范围内，避免其膨胀得过大。
4. 将U左移2位（这与算法处理部分积的权重有关）。
5. 重复步骤2-4，直到处理完所有部分积。
6. 进行最后的校正和输出。

这样做的巨大优势：它避免了一个完整的、大位宽的约减电路。取而代之的是，在每次部分积累加的小周期内，进行一个小的、可控的校正加法。这相当于把一个大问题拆解成了许多个小步骤，在面积和速度上都非常有利。整个模平方运算只需要大约 m/2 + 3 个时钟周期，而传统方法至少需要m个周期以上。

3. 硬件架构与关键电路实现细节

3.1 整体架构俯瞰

整个模平方模块的顶层架构如图1所示（参考原论文图1），主要由控制器、压缩部分积生成电路、以及部分积累加与约减电路三大部分构成。控制器是一个有限状态机，负责协调数据流和生成所有控制信号。下面我们重点剖析两个最核心的模块。

3.2 压缩部分积生成电路的设计与实现

这部分电路的任务是根据输入的操作数A，实时生成我们之前提到的压缩部分积P‘_i。这是整个设计的基石。其设计充满了巧思，核心在于“Xi序列生成电路”。

3.2.1 Xi序列的迭代生成我们并不直接硬计算每个P‘i，而是先生成一组中间序列Xi（公式(8)）。观察Xi的构成可以发现，X{i} 和 X_{i-1} 之间存在很强的相关性：X_{i-1} 几乎是 X_{i} 左移一位并修改个别位得到的。

因此，我们设计了一个基于移位寄存器和约翰逊计数器（Johnson Counter）的迭代电路（原论文图4）。电路工作流程如下：

• 初始化：将操作数A的低位部分并行加载到一个寄存器中，作为初始序列X_n。
• 迭代：在每个时钟周期，约翰逊计数器状态变化，通过一个“约翰逊码转独热码”电路产生控制信号。这个控制信号控制着输入数据流（A的高位部分）如何被选通，并与当前移位寄存器中的值进行组合，生成下一个Xi序列。
• 停止：经过 m/2 个周期，生成全部所需的Xi序列。

设计心得：使用约翰逊计数器而非二进制计数器来产生控制信号，是一个降低电路复杂度的关键技巧。约翰逊计数器的状态变化每次只有一位翻转，这使得产生的独热码控制信号更加简单稳定，减少了毛刺产生的风险，简化了后续组合逻辑。

3.2.2 从Xi到压缩部分积P‘_i生成Xi序列后，需要通过一个与门阵列（AND-gate array）和选择器（MUX），与操作数A的相应位进行“与”操作，最终得到压缩部分积P‘_i（原论文图6）。这里还有一个细节，就是校正项C2的合并。我们在电路中巧妙地增加了一个反相器，在生成部分积的同时，就完成了部分校正，避免了额外的校正周期。

3.3 部分积累加与约减电路的优化

这是算法的执行核心，也是速度的瓶颈所在。根据算法1，每个周期需要完成一次U = U + P_i + 4*(...)的运算，这看起来像一个4操作数的加法。如果直接实现一个4:2的压缩器或两级加法，面积和延迟都会比较大。

3.3.1 利用素数特性的深度优化我们的第二个重大优化点在这里体现。我们针对中国商用密码标准SM2推荐的256位素数 $p = 2^{256} - 2^{224} - 2^{96} + 2^{64} - 1$ 进行了特化分析。这个素数具有“稀疏性”（在二进制表示中很多位是0）。其补数 $p_b$ 也同样具有特定的比特模式。

算法中需要根据中间结果U的最高三位(z3, z2, z1)来选择加上的校正值 $4(z_3 \cdot 4p_b + z_2 \cdot 2p_b + z_1 \cdot p_b)$。由于 $p_b$ 的稀疏性，我们通过统计分析发现，这个复杂的表达式实际上可以简化为一个比特位有规律变化的向量G[226:0]（原论文图7和公式(12)）。

例如，G的很多位直接就是z1, z2, z3的逻辑组合，而大段的位是常数0。这意味着，我们不需要一个完整的乘法器或查找表来计算这个校正值，只需要一个非常小的、由基本逻辑门（与、或、非、异或）构成的组合电路即可生成向量G。这是一个将算法复杂度“硬编码”到电路逻辑中的经典案例，带来了极大的面积和速度收益。

3.3.2 两级加法器阵列得益于上述优化，原本需要处理4个操作数（U, P_i, 4*...）的加法，可以转化为主要处理2个操作数（U+P_i）和（G）的加法。因此，我们最终采用了一个2级的进位保留加法器（CSA）阵列（原论文图8）。第一级CSA处理压缩部分积P_i和上一轮的中间结果，第二级CSA则加上由G生成电路产生的校正值。结果存储在一个261位的寄存器Z中，用于下一次迭代。

注意事项：这里寄存器Z的宽度（261位）是精心设计的，它必须足够宽以容纳中间加法可能产生的进位，避免溢出。宽度计算需要考虑部分积的最大值、校正值的最大值以及累加过程中的最大可能值。

4. 性能评估、对比与实战经验总结

4.1 综合结果与横向对比

我们在SMIC 0.13µm CMOS工艺和Xilinx Virtex-4 FPGA平台上使用Verilog实现了该设计。ASIC综合结果表明，对于一个256位的模平方运算：

• 延迟：仅需0.36 µs。
• 面积：约17200个逻辑门。
• 扩展性：通过调整电路，可支持384位（0.54 µs, 25.7k门）和521位（0.74 µs, 34.5k门）的运算。

为了更直观地展示优势，我们将其与其他文献中的设计进行对比（参见原论文表III）。对比维度主要集中在速度（时间）和面积（门数或Slice数量）上。

• 与高性能设计对比：例如文献[10]采用了4个截断乘法器，速度极快（~3.6ns），但面积巨大（629k门），是我们的36倍以上。我们的设计在面积效率上具有绝对优势。
• 与小面积设计对比：例如文献[4]的面积很小，但我们的性能比它快约30%。这体现了我们设计在性能与面积之间取得的平衡。
• 与同类优化思路设计对比：文献[1]也采用了类似radix-4交织乘法的思路，但我们的部分积压缩和同时约减技术带来了更优的综合结果。

核心结论：我们的设计不是单纯追求最快或最小，而是在一个非常紧凑的面积内，实现了接近高端设计的性能。这种“平衡型”设计对于许多嵌入式安全应用（如智能卡、物联网节点）具有极高的实用价值。

4.2 集成至ECC处理器的收益

我们将此模平方模块集成到一个简单的ECC点乘处理器原型中。结果显示，完成一次256位的ECC点乘仅需0.86ms，面积约为77.1k门（原论文表IV）。与其他ECC处理器相比，我们的面积是最小的之一。

关键在于复用：我们的部分积累加与约减电路（图8）经过微小调整，可以复用来执行模加、模减甚至模乘法（通过将输入B也接入部分积生成电路）。这种算术逻辑单元（ALU）的复用，极大地节省了整个ECC处理器的面积，使得在有限资源下实现完整的公钥运算成为可能。

4.3 实操中的经验与避坑指南

在实际的RTL编码、综合和验证过程中，我们积累了一些宝贵的经验，这些是在论文中不会详述的“干货”。

4.3.1 控制信号同步与毛刺处理部分积生成电路中的约翰逊计数器和独热码生成逻辑是异步的。虽然约翰逊计数器状态变化平滑，但独热码解码逻辑如果设计不当，会在计数器状态切换的瞬间产生短暂的毛刺。这些毛刺如果被用作后续时序逻辑的时钟或使能信号，会导致灾难性的错误。

避坑技巧：务必对控制信号（如原论文中的O信号）进行寄存器打拍（Register Pipeline），即多用一个时钟周期来同步这些控制信号，确保送到数据通路（如与门阵列、选择器）的控制信号是稳定且无毛刺的。这虽然增加了一个周期的延迟，但换来了电路的绝对稳定。

4.3.2 关键路径的识别与优化在我们设计的初期版本中，关键路径位于部分积累加与约减电路的第二级CSA到寄存器Z的输入之间。这条路径包含了CSA的求和逻辑、以及从Z高位到G生成电路的组合逻辑。

优化策略：我们对G生成电路的逻辑进行了重新梳理和因式分解，使用工具（如Design Compiler）的综合约束引导其优化。同时，将Z寄存器高位的采样时刻提前了半个周期（在CSA结果稳定后立即采样，而非等到下一个时钟边沿），通过插入额外的流水线寄存器来切割这条长路径，成功提高了最大工作频率。代价是增加了少量的面积和整体延迟（约1个周期），但吞吐率反而因为频率提升而增加了。

4.3.3 验证策略：从算法到门级验证这样一个定制化算术单元极具挑战。我们采用了多层次验证策略：

1. 算法级建模：首先用高级语言（如Python或C）编写算法1的参考模型，用于生成大量的随机测试向量和预期结果。
2. RTL功能仿真：在Verilog仿真中，将RTL输出与参考模型结果进行对比。重点覆盖 corner cases，如操作数A为0、为1、为p-1（最大值）等情况。
3. 形式验证：对于控制密集型部分（如状态机），我们使用了形式验证工具来证明其与一个抽象的状态机模型等价，确保没有状态遗漏或死锁。
4. 后仿与硬件仿真：在FPGA原型上进行实测，并与软件库（如OpenSSL）的计算结果进行交叉验证，这是最终信心的保证。

4.3.4 可配置性设计虽然论文针对256位优化，但一个好的IP核应该具备可配置性。我们在设计时，将位宽参数化（parameter m = 256）。对于部分积生成电路中的迭代次数（m/2），以及累加约减电路中G向量的位宽和生成逻辑，都需要根据m进行条件生成（generate语句）。对于非SM2的素数，G生成逻辑需要重新推导和实现，这部分是设计中最不“通用”的地方，但框架（压缩、同时累加约减）是通用的。

5. 总结与展望

回顾整个设计，其高性能与低面积的秘诀在于三个层次的创新结合：算法层利用了平方的对称性进行部分积压缩；架构层创新性地将累加与模约减交织进行，避免了庞大的约减器；电路层则针对特定素数，通过逻辑优化将复杂的校正计算简化为极小的组合电路。

这种设计哲学可以推广到其他密码学原语。例如，在有限域GF(2^m)上的平方运算也有类似对称性，且由于是异或操作，优化空间可能更大。此外，当前设计是一个独立的模平方模块，未来可以探索将其与模乘模块更深度的融合，设计一个可配置的“模乘-平方”统一单元，根据指令动态切换模式，以进一步节省面积。

对于有志于从事密码硬件加速的工程师而言，这个项目提供了一个完整的范例：从数学特性出发，推导算法优化；将算法映射为高效、并行的硬件结构；最后在电路实现层面进行极致的逻辑优化和时序调优。每一个环节都需要深厚的跨领域知识和对细节的执着打磨。希望这篇详尽的拆解，能为你打开一扇窗，看到密码硬件设计中的精巧与乐趣。